參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁數(shù)： 95/506頁
文件大?。?/td> 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 2. Register Model
2-11
Register Set
Table 2-5 shows the bit definitions for HID0.
Table 2-5. HID0 Bit Functions
Bits
Name
Function
0
EMCP
Enable core_mcp. The primary purpose of this bit is to mask out further machine check exceptions
caused by assertion of core_mcp, similar to how MSR[EE] can mask external interrupts.
0 Masks core_mcp. Asserting core_mcp does not generate a machine check exception or a
checkstop.
1 Asserting core_mcp causes checkstop if MSR[ME] = 0 or a machine check exception if ME = 1
1
—
Reserved
2
EBA
Enable core_ap_in[0:3] and core_ape for address parity checking. EBA and EBD allow the
processor to operate with memory subsystems that do not generate parity.
0 Disables address parity checking during a snoop operation
1 Allows an address parity error during snoop operations to cause a checkstop if MSR[ME] = 0
or a machine check exception if MSR[ME] = 1
3
EBD
Enable core_dpe for data parity checking. EBA and EBD allow the processor to operate with
memory subsystems that do not generate parity.
0 Disables data parity checking
1 Allows a data parity error during reads to cause a checkstop if MSR[ME] = 0 or a machine check
exception if MSR[ME] = 1
4
SBCLK
core_clk_out output enable. Used in conjunction with HID0[ECLK] and core_hreset to configure
core_clk_out. See Table 2-6.
5
—
Reserved
6
ECLK
core_clk_out output enable. Used in conjunction with HID0[SBCLK] and the core_hreset signal to
configure core_clk_out. See Table 2-6.
7
PAR
Disable precharge of core_artry_out
0 Precharge of core_artry_out enabled
1 Alters bus protocol slightly by preventing the processor from driving core_artry_out to high
(negated) state. If this is done, the integrated device must restore the signals to the high state.
8
DOZE
1
Doze mode enable. Operates in conjunction with MSR[POW].
0 Doze mode disabled
1 Doze mode enabled. Doze mode is invoked by setting MSR[POW] while this bit is set. In doze
mode, the PLL, time base, and snooping remain active.
9
NAP
1
Nap mode enable. Operates in conjunction with MSR[POW].
0 Nap mode disabled
1 Nap mode enabled. Doze mode is invoked by setting MSR[POW] while this bit is set. In nap
mode, the PLL and time base remain active.
10
SLEEP
1
Sleep mode enable. Operates in conjunction with MSR[POW].
0 Sleep mode disabled
1 Sleep mode enabled. Sleep mode is invoked by setting MSR[POW] while this bit is set.
core_qreq is asserted to indicate that the processor is ready to enter sleep mode. If the system
logic determines that the processor may enter sleep mode, the quiesce acknowledge signal,
core_qack, is asserted back to the processor. Once core_qack assertion is detected, the
processor enters sleep mode after several processor clocks. At this point, the system logic may
turn off the PLL by first configuring core_pll_cfg[0:4] to PLL bypass mode, then disabling
core_sysclk.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
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參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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