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參數(shù)資料
| 型號(hào)： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊(cè) |
| 文件頁數(shù)： | 79/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 1. Overview
1-37
Implementation-Specific Information
NOTE
A bar over a signal name indicates that the signal is active
low—for example, core_artry_in (address retry) and
core_ts_in (transfer start). Active-low signals are referred to as
asserted (active) when they are low and negated when they are
high. Signals that are not active low, such as core_ap_in[0:3]
(address bus parity signals) and core_tt_in[0:4] (transfer type
signals) are referred to as asserted when they are high and
negated when they are low.
1.3.8
Debug Features (G2_LE Only)
Some new debug features are specific to the G2_LE core. Accesses to the debug facilities
are available only in supervisor mode by using the
mtspr
and
mfspr
instructions. The
G2_LE provides the following additional features in the JTAG/COP interface:
Addition of three breakpoint registers—IABR2, DABR, and DABR2
Two new breakpoint control registers—DBCR and IBCR
Inclusion of four breakpoint signals—core_iabr, core_iabr2, core_dabr, and
core_dabr2
If instruction or data breakpoints are set to match with any exception vector, an
unrecoverable state occurs. Also, instruction or data breakpoints must not be set to match
any address used in the breakpoint exception handlers. A breakpoint that matches within an
exception handler can cause an indeterminate or unrecoverable processor state.
1.3.8.1
Instruction Address Breakpoint Registers (IABR and IABR2)
IABR and IABR2 can be used to cause a breakpoint exception if a specified instruction
address is encountered. IABR and IABR2 control the instruction address breakpoint
exception. IABR[CEA] holds an effective address to which each instruction’s address is
compared. The exception is enabled by setting IABR[30]. The exception is taken when
there is an instruction address breakpoint match on the next instruction to complete.
The instruction address match does not complete before the breakpoint exception is taken
but the address of that instruction is stored in SRR0. Upon execution of an
rfi
instruction,
the instruction addressed in SRR0 is retired, meaning that the results are committed to the
destination registers or memory address.
Note that IABR is implemented in both the G2 core and the G2_LE core; IABR2 is an
implementation-specific register for the G2_LE core only. Also, note that IBCR gives
further control of instruction breakpoints for the G2_LE core.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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