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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 189/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-41
Cache Locking
Because instructions are intentionally executed speculatively, care must be taken to ensure
that all I/O memory is marked guarded. Otherwise, speculative loads and stores to I/O space
could potentially cause data loss. See the
Programming Environments Manual
for a full
discussion of guarded memory.
The code that prefetches must be in cache-inhibited memory as in the following example:
# Assuming exceptions are disabled, cache has been flushed,
# the MMU is on, and we are executing in a cache-inhibited
# location in memory
# LR and r6 = Starting address of code to lock
# CTR = Number of cache blocks to lock
# r2 = non-zero numerator and denominator
# ‘loop’ must begin on an 8-byte boundary to ensure that
# the divw and beqlr+ are fetched on the same cycle.
.orig
0xFFF04000
loop:
divw.
beqlr+
r2, r2, r2
# LONG divide w/ non-zero result
# Cause the prefetch to happen
addi
mtlr
bdnz-
r6, r6, 32
r6
loop
# Find next block to prefetch
# set the next block
# Decrement the counter and
# branch if CTR != 0
In the above example, both the
divw
and
beqlr+
instructions are fetched at the same time
(this assumes a 64-bit 60x data bus; the preloading code does not work for a 32-bit data bus)
due to their placement on a double-word boundary. The divide instruction was chosen
because it takes many cycles to execute. During execution of the divide, the processor starts
fetching instructions speculatively at the target destination of the branch instruction. The
speculation occurs because the branch is statically predicted as taken. This speculative
fetching causes the cache block that is pointed to by the link register (LR) to be loaded into
the cache. Because the
divw.
instruction always produces a non-zero result, the
beqlr+
is
not taken and execution of all speculatively fetched instructions is canceled. However, the
instructions remain valid in the cache.
If the destination instruction stream contains an unconditional branch to another memory
location, it is possible to also prefetch the destination of the unconditional branch
instruction. This does not cause a problem if the destination of the unconditional branch is
also inside the area of memory that needs to be preloaded. But if the destination of the
unconditional branch is not in the area of memory to be loaded, then care must be taken to
ensure that the branch destination is to an area of memory that is cache inhibited.
Otherwise, unintentional instructions may be locked in the cache and the desired
instructions may not be in their expected way within the cache.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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