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參數(shù)資料
| 型號(hào)： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊(cè) |
| 文件頁數(shù)： | 366/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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8-54
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
equal or greater frequency than the bus interface. The hardware specification lists available
frequency multipliers.
State Meaning
Asserted/Negated—The core_sysclk input is the primary clock input
for the core, and represents the bus clock frequency for core_sysclk
bus operation. Internally, the core may be operating at an integer or
half-integer multiple of the bus clock frequency.
Timing Comments
Duty cycle—Refer to the appropriate hardware specifications for
timing comments.
Note: core_sysclk is used as the frequency reference for the internal
PLL clock generator, and must not be suspended or varied during
normal operation to ensure proper PLL operation.
8.3.15.2 Test Clock Output (core_clk_out)
The G2 core provides the core_clk_out signal for test purposes. It allows the monitoring of
the processor and bus clock frequencies. The frequency of core_clk_out is determined by
the configuration of HID0[SBCLK,ECLK], as shown in Table 8-12. Note that core_clk_out
is driven at the processor frequency during the assertion of core_hreset; when core_hreset
is negated, core_clk_out enters the default high-impedance state.
Following are the state meaning and timing comments for core_clk_out.
State Meaning
Asserted/Negated—Provides PLL clock output for PLL testing and
monitoring. The core_clk_out signal clocks at either the processor
clock frequency, bus clock frequency, or half-bus clock frequency if
enabled by the appropriate HID0 bits; the default state of
core_clk_out is high impedance. core_clk_out is provided only for
testing.
Timing Comments
Assertion/Negation—Refer to the appropriate hardware
specifications
for timing comments.
Table 8-12. core_clk_out Signal Configuration
HID0[SBCLK]
HID0[ECLK]
core_clk_out State
0
0
Bus clock frequency
0
1
Core/processor clock frequency
1
0
Bus clock frequency
1
1
Core/processor clock frequency
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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