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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 425/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 11. Debug Features
11-3
Breakpoint Facilities
11.1.4 Data Address Control Register (DBCR)
DBCR is a supervisor-level SPR on the G2_LE core that controls the compare type and
match type conditions for DABR and DABR2. Note that DABR or DABR2 or both
breakpoint registers must be enabled before the effects of DBCR are realized. See
Section 2.1.2.15.1, “Data Address Breakpoint Control Registers (DBCR)—G2_LE-Only,”
for bit descriptions.
11.1.5 Other Debug Resources
In addition to the four breakpoint registers and the two breakpoint control registers, other
internal register values control and monitor the effects of breakpoint conditions. Table 11-1
shows these registers and their bits.
11.1.6 Software Debug Features
Software programming model interface controls debug features including instruction and
data breakpoints. When an instruction or data address breakpoint register is enabled and the
conditions are met, an instruction address breakpoint exception (0x01300) or DSI
exception (0x00300) occurs.
The cause of a DSI exception can be determined by the setting of DSISR[DABR]. A data
address breakpoint exception occurs when the data in DABR[BT] or DABR2[BT] matches
the next data access (load or store instruction) to complete in the completion unit (see
Section 2.1.2.15.1, “Data Address Breakpoint Control Registers (DBCR)—G2_LE-Only,”
for more details).
The DAR contains the address of the matching data address breakpoint
determined by DABR, DABR2, and DBCR.
Table 11-1. Other Debug and Support Register Bits
Register
Bits
Name
Description
MSR
17
PR
Privilege level. Breakpoint registers can only be accessed when this bit is cleared
(supervisor mode).
21
SE
Single-step trace enable.
0 The processor executes instructions normally.
1 The processor generates a trace exception upon the successful completion of the
next instruction.
22
BE
Branch trace enable
0 The processor executes branch instructions normally.
1 The processor generates a trace exception upon the successful completion of a
branch instruction.
HID0
0–31
—
See Table 2-5 for details.
DAR
0–31
—
Data address register. DAR is loaded with the effective address of a data breakpoint
condition that matches.
DSISR
9
DABR
Set if DABR exception occurs.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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