參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 53/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 1. Overview
1-11
Overview
register changes caused by that instruction. In-order completion ensures the correct
architectural state when the core must recover from a mispredicted branch or any exception.
Instruction state and other information required for completion is kept in a five-entry FIFO
completion queue. A single completion queue entry is allocated for each instruction once it
enters the execution unit from the dispatch unit. An available completion queue entry is a
required resource for dispatch; if no completion entry is available, dispatch stalls. A
maximum of two instructions per cycle are completed in order from the queue.
1.1.6
Memory Subsystem Support
The G2 core provides separate instruction and data caches and MMUs. The core also
provides an efficient processor bus interface to facilitate access to main memory and other
bus subsystems. The memory subsystem support functions are described in the following
sections.
1.1.6.1
Memory Management Units (MMUs)
The G2 core MMUs support up to 4 Petabytes (2
52
) of virtual memory and 4 Gigabytes
(2
32
) of physical memory (referred to as real memory in the architecture specification) for
instruction and data. The MMUs also control access privileges for these spaces on block
and page granularities. Referenced and changed status is maintained by the processor for
each page to assist implementation of a demand-paged virtual memory system. Note that
software assistant is required for the G2 core to maintain reference and changed status. A
key bit is implemented to provide information about memory protection violations prior to
page table search operations.
The LSU calculates effective addresses (EAs) for data loads and stores, performs data
alignment to and from cache memory, and provides the sequencing for load and store string
and multiple word instructions. The instruction unit calculates effective addresses for
instruction fetching.
After an EA is generated, its higher-order bits are translated by the appropriate MMU into
physical address bits. The lower-order EA bits are the same on the physical address which
are directed to the on-chip cache and formed the index into a four-way set-associative tag
array. After translating the address, the MMU passes the higher-order physical address bits
to the cache and the cache lookup completes. For caching-inhibited accesses or accesses
that miss in the cache, the untranslated lower-order address bits are concatenated with the
translated higher-order address bits; the resulting 32-bit physical address is then used by the
memory unit and the system interface to access external memory.
The MMU also directs the address translation and enforces the protection hierarchy
programmed by the operating system in relation to the supervisor/user privilege level of the
access and in relation to whether the access is a load or store.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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