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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 155/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-7
Data Cache Organization and Control
4.3.3.2
Data Cache Disabling
The data cache may be disabled through the use of the data cache enable (DCE) control bit
in the HID0 register. When the data cache is in the disabled state, the cache tag state bits
are ignored, and all accesses are propagated to the bus as single-beat transactions. The DCE
bit is cleared on power-up, causing the data cache to be disabled. To prevent the cache from
being enabled or disabled in the middle of a data access, a
sync
instruction should be issued
before changing the value of DCE.
Note that while snooping is not performed when the data cache is disabled, cache
operations (caused by the
dcbz
,
dcbf
,
dcbst
, and
dcbi
instructions) are not affected by
disabling the cache, causing potential coherency errors. An example of this would be a
dcbf
instruction that hits a modified cache block in the disabled cache, causing a copy back to
memory of potentially stale data.
NOTE
The
dcbi
instruction should never be used on the G2 core.
Regardless of the state of HID0[DCE], load and store operations are assumed to be weakly
ordered. Thus, the LSU can perform load operations that occur later in the program ahead
of store operations, even when the data cache is disabled. However, strongly ordered load
and store operations can be enforced through the setting of the I bit (of the page WIMG bits)
when address translation is enabled. Note that when address translation is disabled, the
default WIMG bits cause the I bit to be cleared (accesses are assumed to be cacheable), and
thus, the accesses are weakly ordered. Refer to Section 4.6.2, “Caching-Inhibited Attribute
(I),” for a description of the operation of the I bit and Section 6.2, “Real Addressing Mode,”
for a description of the WIMG bits when address translation is disabled.
4.3.3.3
Data Cache Locking
The contents of the data cache may be locked through the HID0[DLOCK]. A locked data
cache supplies data normally on a cache hit, but cache misses are treated as cache-inhibited
accesses. The cache-inhibited (core_ci) signal is asserted if a cache access misses into a
locked cache. The setting of DLOCK must be preceded by a
sync
instruction to prevent the
cache from being locked during an access.
Note that the G2 core also provides instruction cache way-locking in addition to entire data
cache locking as described in Section 4.12, “Cache Locking.”
4.3.3.4
Data Cache Operations and Address Broadcasts
Executing a
dcbz
instruction generates an address-only broadcast on the bus. Additionally,
if HID0[ABE] is set on a G2 core processor, the execution of the
dcbf
,
dcbi
, and
dcbst
instructions also causes an address-only broadcast. The ability of the G2 core to optionally
perform address-only broadcasts when executing the
dcbi
,
dcbf
, and
dcbst
instructions
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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