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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 248/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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6-16
G2 PowerPC Core Reference Manual
For More Information On This Product,
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MOTOROLA
MMU Features
data accesses. For more detailed information about the conditions that cause the alignment
exception (in particular for string/multiple instructions), see Section 5.5.6, “Alignment
Exception (0x00600).”
N
Note that some exception conditions depend on whether the memory area is set up as
write-though (W = 1) or cache-inhibited (I = 1). These bits are described fully in “Memory/
Cache Access Attributes” in Chapter 5, “Cache Model and Memory Coherency,” in the
Programming Environments Manual.
Refer to Chapter 5, “Exceptions,” and to Chapter 6,
“Exceptions,” in the
Programming Environments Manual
for a complete description of the
SRR1 and DSISR bit settings for these exceptions.
Table 6-4. Other MMU Exception Conditions
Condition
Description
Exception
TLB miss for an instruction fetch
No matching entry found in ITLB
Instruction TLB miss exception
SRR1[13] = 1
MSR[14] = 1
TLB miss for a data load access
No matching entry found in DTLB for
data load access
Data TLB miss on load exception
SRR1[13] = 0
SRR1[15] = 1
MSR[14] = 1
TLB miss for a data store, or store and
C = 0
No matching entry found in DTLB for
data store access or matching DLTB
entry has C = 0 and the access is a
store
Data TLB miss on store exception, or
store and C = 0
SRR1[13] = 0
SRR1[15] =0
MSR[14] = 1
dcbz
with W = 1 or I = 1
dcbz
instruction to write-through or
cache-inhibited segment or block
Alignment exception (not required by
architecture for this condition)
dcbz
when the data cache is locked
The
dcbz
instruction takes an
alignment exception if the data cache
is locked (HID0 bits 18 and 19) when
it is executed
Alignment exception
lwarx
,
stwcx.
,
eciwx
, or
ecowx
instruction to direct-store segment
Reservation instruction or external
control instruction when SR[T] =1
DSI exception
DSISR[5] = 1
Floating-point load or store to
direct-store segment
FP memory access when SR[T] = 1
See data access to direct-store
segment in Table 6-3
Load or store that results in a
direct-store error
Does not occur in G2 core
Does not apply
eciwx
or
ecowx
attempted when
external control facility disabled
eciwx
or
ecowx
attempted with
EAR[E] = 0
DSI exception
DSISR[11] = 1
lmw
,
stmw
,
lswi
,
lswx
,
stswi
, or
stswx
instruction attempted in
little-endian mode
lmw
,
stmw
,
lswi
,
lswx
,
stswi
, or
stswx
instruction attempted while
MSR[LE] = 1.
Alignment exception
Operand misalignment
Translation enabled and operand is
misaligned as described in Chapter 5,
“Exceptions.”
Alignment exception (some of these
cases are implementation-specific)
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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