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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 183/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-35
Cache Locking
The block address translation upper (BATU) and block address translation lower (BATL)
settings in Table 4-13 can be used for both instruction block address translation (IBAT) and
data block address translation (DBAT) registers. After the BAT registers have been set up,
the MMU must be enabled. The following assembly code enables both instruction and data
memory address translation:
# Enable instruction and data memory address translation. This
# corresponds to setting IR and DR in the MSR (bits 26 & 27)
mfmsr
ori
mtmsr
sync
r1
r1, r1, 0x0030
r1
4.12.3.1.3 Disabling Exceptions for Data Cache Locking
To ensure that exception handler routines do not execute while the cache is being loaded
(which could possibly pollute the cache with undesired contents) all exceptions must be
disabled. This is accomplished by clearing the appropriate bits in the machine state register
(MSR). See Table 4-14 for the bits within the MSR that must be cleared to ensure that
exceptions are disabled.
The following assembly code disables all asynchronous exceptions:
# Clear the following bits from the MSR:
# EE (16) ME (19)
# FE0 (20) FE1 (23)
#
ME (24)
Table 4-13. Example BAT Settings for Cache Locking
Area
Base Address
Memory Size
WIMG Bits
BATU Setting
BATL Setting
First
0xFFF0_0000
1 Mbyte
0b0100
1
0xFFF0_001F
0xFFF0_0002
1
1
Cache-inhibited memory is not a requirement for data cache locking. A setting of 0xFFF0_0002 with a
corresponding WIMG of 0b0000 marks the memory area as cacheable.
Second
0x0000_0000
256 Mbyte
0b0000
0x0000_1FFF
0x0000_0002
Table 4-14. MSR Bits for Disabling Exceptions
Bits
Name
Description
16
EE
External interrupt enable
19
ME
Machine check enable
20
FE0
1
1
The floating-point exception may not need to be disabled because the example code shown in this document that
performs cache locking does not execute any floating-point operations.
Floating-point exception mode 0
23
FE1
1
Floating-point exception mode 1
24
CE
Critical interrupt enable
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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