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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 223/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 5. Exceptions
5-31
Exception Definitions
5.5.7
Program Exception (0x00700)
The G2 core implements the program exception as it is defined by the PowerPC
architecture (OEA). A program exception occurs when no higher priority exception exists
and one or more of the exception conditions defined in the OEA occur.
When a program exception is taken, instruction execution for the handler begins at offset
0x00700 from the physical base address indicated by MSR[IP]. The exception conditions
are as follows:
Floating-point enabled exception—These exceptions correspond to IEEE-defined
exception conditions, such as overflows, and divide by zeros that may occur during
the execution of a floating-point arithmetic instruction. As a group, these exceptions
are enabled by the FE0 and FE1 bits in the MSR. Individual conditions are enabled
by specific bits in the FPSCR. For general information about this exception, see the
Programming Environments Manual
. For more information about how these
exceptions are implemented in the G2 core, see Section 5.5.7.1, “IEEE
Floating-Point Exception Program Exceptions.”
Illegal instruction—An illegal instruction program exception is generated when
execution of an instruction is attempted with an illegal opcode or illegal combination
of opcode and extended opcode fields (including PowerPC instructions not
implemented in the G2 core). These do not include those optional instructions
treated as no-ops.
Privileged instruction—A privileged instruction type program exception is
generated when the execution of a privileged instruction is attempted and the MSR
register user privilege bit, MSR[PR], is set. In the G2 core, this exception is
generated for
mtspr
or
mfspr
with an invalid SPR field if SPR[0] = 1 and
MSR[PR] = 1. This may not be true for all processors that implement the PowerPC
architecture.
Trap—A trap type program exception is generated when any of the conditions
specified in a trap instruction is met.
5.5.7.1
IEEE Floating-Point Exception Program Exceptions
Floating-point exceptions are signaled by condition bits set in the floating-point status and
control register (FPSCR). They can cause the system floating-point enabled exception
handler to be invoked. The G2 core handles all floating-point exceptions precisely. The G2
core implements the FPSCR as it is defined by the PowerPC architecture; for more
information about the FPSCR, see the
Programming Environments Manual
.
Floating-point operations that change exception sticky bits in the FPSCR may suffer a
performance penalty. When an exception is disabled in the FPSCR and MSR[FE] = 0,
updates to the FPSCR exception sticky bits are serialized at the completion stage. This
serialization may result in a one- or two-cycle execution delay. The penalty is incurred only
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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