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參數(shù)資料
| 型號(hào)： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊(cè) |
| 文件頁數(shù)： | 369/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 9. Core Interface Operation
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9-1
Chapter 9
Core Interface Operation
This chapter describes the 60x bus interface of the G2 core and its operation. It shows how
the core signals, defined in Chapter 8, “Signal Descriptions,” interact to perform address
and data transfers. For a detailed discussion about the 60x bus interface, multiple bus
masters, and memory coherency, refer to the
PowerPC Microprocessor Family: The Bus
Interface for 32-Bit Microprocessors.
9.1
Overview
The core interface prioritizes requests for bus operations from the instruction and data
caches and performs bus operations following the 60x bus protocol. It includes address
register queues, prioritization logic, and the bus control unit. The core interface latches
snoop addresses for snooping in the data cache and address register queues, snoops for
direct-store reply operations and reservations controlled by the Load Word and Reserve
Indexed (
lwarx
) and Store Word Conditional Indexed (
stwcx.
) instructions, and maintains
the touch load address for the data cache. The interface allows one level of pipelining; that
is, with certain restrictions described in subsequent sections, there can be as many as two
outstanding transactions at any given time. Accesses are prioritized with load operations
preceding store operations.
Instructions are automatically fetched from the memory system into the instruction unit
where they are dispatched to the execution units or forwarded to the branch processing unit
at a peak rate of three instructions per clock (see Section 7.3, “Timing Considerations”).
Conversely, load and store instructions explicitly specify the movement of operands to and
from the general-purpose and floating-point registers (GPRs and FPRs) and the memory
system.
When the G2 core encounters an instruction or data access, it calculates the logical address
(effective address) and uses the low-order address bits to check for a hit in the on-chip,
16-Kbyte instruction or data caches. During cache lookup, the instruction and data memory
management units (MMUs) use the higher-order address bits to calculate the virtual
address, allowing them to calculate the physical address (real address). The physical
address bits are then compared with the corresponding cache tag bits to determine if a cache
hit occurred. If the access misses in the corresponding cache, the physical address is used
to access system memory.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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