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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 92/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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2-8
G2 PowerPC Core Reference Manual
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MOTOROLA
Register Set
— Memory management registers
– Block-address translation (BAT) registers. The G2 core also supports eight
block-address translation registers (BATs) through the use of two independent
instruction and data block address translation (IBAT and DBAT) arrays, each
containing four pairs of BATs. However, the G2_LE core supports block
address translation arrays of eight pairs of data BATs and eight pairs of
instruction BATs, which are implementation-specific. Effective addresses are
compared simultaneously with all four (or eight, for G2_LE) entries in the
BAT array during block translation. Figure 2-1 lists SPR numbers for the BAT
registers.
– SDR1. The SDR1 register specifies the page table base address used in
virtual-to-physical address translation. (Note that physical address is referred
to as real address in the architecture specification.)
– Segment registers (SRs). The OEA defines sixteen 32-bit segment registers
(SR0–SR15). The fields in the segment register are interpreted differently
depending on the value of bit 0.
— Exception handling registers
– Data address register (DAR). After a data access or an alignment exception,
the DAR is set to the effective address generated by the faulting instruction.
– The SPRG0–SPRG3 registers are provided for operating system use, which
reduce the latency that may be incurred because of saving registers to memory
while in a handler and also assist in searching the page tables in software. If
software table searching is not enabled, then these registers may be used for
any supervisor purpose. Note that the G2_LE core implements four additional
SPRGs (SPRG4–SPRG7), which are not defined by the PowerPC
architecture. The format of these registers is the same as that of
27
DR
Data address translation
0 Data address translation is disabled
1 Data address translation is enabled
See
Chapter 6, “Memory Management”
28–29
—
Reserved. Full function.
30
RI
Recoverable exception (for system reset and machine check exceptions)
0 Exception is not recoverable
1 Exception is recoverable
31
LE
Little-endian mode enable
0 The processor runs in big-endian mode
1 The processor runs in little-endian mode. For the G2_LE core, see Section 1.1.2.1, “True
Little-Endian Mode,” for a definition of whether the core is operating in true little-endian
mode or modified little-endian mode.
Table 2-4. MSR Bit Settings (continued)
Bits
Name
Description
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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