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參數(shù)資料
| 型號(hào)： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊(cè) |
| 文件頁數(shù)： | 409/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 9. Core Interface Operation
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9-41
Interrupt, Checkstop, and Reset Signals
9.7.1
External Interrupts
Asserting the external interrupt input signals (core_int, core_smi, and core_mcp) of the
core eventually forces the processor to take an external interrupt exception, or a system
management interrupt exception if the MSR[EE] is set, or the machine check interrupt if
MSR[ME] and HID0[EMCP] are set.
9.7.2
Checkstops
Asserting the G2 core has two checkstop input signals—core_ckstp_in (non-maskable) and
core_mcp (enabled when MSR[ME] is cleared and HID0[EMCP] is set), and a checkstop
output (core_ckstp_out). If core_ckstp_in or core_mcp is asserted, the core halts operations
by gating off all internal clocks. The core asserts core_ckstp_out if core_ckstp_in is
asserted.
If core_ckstp_out is asserted by the core, it has entered the checkstop state and processing
has halted internally. The core_ckstp_out signal can be asserted for various reasons
including receiving a core_tea signal and detection of external parity errors. For more
information about checkstop state, see Section 5.5.2.2, “Checkstop State (MSR[ME] = 0).”
9.7.3
The G2 core has two reset inputs, described as follows:
core_hreset (hard reset)—core_hreset is used for power-on reset sequences, or for
situations in which the core must go through the entire cold-start sequence of
internal hardware initializations.
core_sreset (soft reset)—The soft reset input provides warm reset capability. This
input can be used to avoid forcing the core to complete the cold start sequence.
Reset Inputs
When either reset input is negated, the processor attempts to fetch code from the system
reset exception vector. The vector is located at offset 0x00100 from the exception prefix
(all zeros or ones, depending on the setting of the exception prefix bit in the machine state
register (MSR[IP]). The IP bit is set for core_hreset.
9.7.4
Core Quiesce Control Signals
The core quiesce control signals (core_qreq and core_qack allow the processor to enter a
low power state and bring bus activity to a quiescent state in an orderly fashion.
The system quiesce state is entered by configuring the processor to assert the core_qreq
output. This signal allows the system to terminate or pause any bus activities that are
normally snooped. When the system is ready to enter the system quiesce state, it asserts
core_qack. At this time, the core may enter a quiescent (low-power) state during which it
stops snooping bus activity.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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