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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 230/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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5-38
G2 PowerPC Core Reference Manual
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MOTOROLA
Exception Definitions
next instruction to complete. The instruction tagged with the match is not completed before
the instruction address breakpoint exception is taken.
The breakpoint action can be trapped to interrupt vector 0x01300 (default).
Note that the G2_LE core also has a second instruction address breakpoint register, IABR2,
that functions identically to IABR, and allows for two instruction breakpoints to be
enabled.
The bit settings for when an instruction address breakpoint exception is taken are shown in
Table 5-21.
The default breakpoint action is to trap before the execution of the matching instruction.
Table 5-22 shows the priority of actions taken when more than one mode is enabled for the
same instruction.
Note that a trace or instruction address breakpoint exception condition generates a soft stop
instead of an exception if soft stop has been enabled by the JTAG/COP logic. If trace and
breakpoint conditions occur simultaneously, the breakpoint conditions receive higher
priority.
The G2 core requires that an
mtspr
instruction that updates the IABR be followed by a
context-synchronizing instruction. If the
mtspr
instruction enables the instruction address
breakpoint exception, the context-synchronizing instruction cannot generate a breakpoint
response. The G2 core also cannot block a breakpoint response on the
context-synchronizing instruction if the breakpoint was disabled by the
mtspr
instruction.
See “Synchronization Requirements for Special Registers and TLBs” in Chapter 2,
“Register Set,” in the
Programming Environments Manual
, for more information on this
requirement.
Table 5-21. Instruction Address Breakpoint Exception—Register Settings
Register
Setting Description
SRR0
Set to the address of the next instruction to be executed in the program for which the TLB miss
exception was generated.
SRR1
0–15
16–31 Loaded from MSR[16–31]
Cleared
MSR
POW 0
TGPR 0
ILE
EE
PR
—
0
0
FP
ME
FE0
SE
BE
0
—
0
0
0
FE1
CE
IP
IR
DR
0
—
—
0
0
RI
LE
0
Set to value of ILE
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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