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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 180/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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4-32
G2 PowerPC Core Reference Manual
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MOTOROLA
Cache Locking
4.12.1 Cache Locking Terminology
Cache locking refers to the ability to prevent some or all of a processor’s instruction or data
cache from being overwritten. Cache locking can be set for either an entire cache or for
individual ways within the cache as follows:
Entire cache locking—When an entire cache is locked, data for read hits within the
cache are supplied to the requesting unit in the same manner as hits from an
unlocked cache. Similarly, writes that hit in the data cache are written to the cache
in the same way as write hits to an unlocked cache. However, any access that misses
in the cache is treated as a cache-inhibited access. Cache entries that are invalid at
the time of locking remain invalid and inaccessible until the cache is unlocked.
When the cache has been unlocked, all entries (including invalid entries) are
available. Entire cache locking is inefficient if the number of instructions or the size
of data to be locked is small compared to the cache size.
Way-Locking—Locking only a portion of the cache is accomplished by locking
ways within the cache. Locking always begins with the first way (way 0) and is
sequential, that is, locking ways 0, 1, and 2 is possible, but it is not possible to lock
only way 0 and way 2. When using way-locking, at least two ways must be left
unlocked. The maximum number of lockable ways is six on the G2 core
(way 0–way 5).
Unlike entire cache locking, invalid entries in a locked way are accessible and
available for data replacement. As hits to the cache fill invalid entries within a
locked way, the entries become valid and locked. This behavior differs from entire
cache locking in which invalid entries cannot be allocated. Unlocked ways of the
cache behave normally.
Table 4-9 summaries the G2 core cache organization.
4.12.2 Cache Locking Register Summary
Table 4-10 through Table 4-12 outline the registers and bits used to perform cache locking
on the G2 core. Refer to Section 2.1.2.1, “Hardware Implementation Register 0 (HID0)
,”
for a complete description of the HID0 and MSR registers. Refer to Section 2.1.2.3,
“Hardware Implementation Register 2 (HID2),” for a complete description of the HID2
register.
Table 4-9. Cache Organization
Instruction Cache Size
Data Cache Size
Associativity
Block Size
Way Size
16 Kbytes
16 Kbytes
4-way
8 words
4 Kbytes
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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