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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 54/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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1-12
G2 PowerPC Core Reference Manual
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MOTOROLA
Overview
For instruction fetches, the IMMU looks for the address in the ITLB and in the IBAT array.
If an address hits both, the IBAT array translation is used. Data accesses cause a lookup in
the DTLB and DBAT array. In most cases, the translation is in a TLB and the physical
address bits are available to the on-chip cache.
The G2_LE core implements four additional IBAT and four additional DBAT entries.
When the EA misses in the TLBs, the core provides hardware assistance for software to
perform a search of the translation tables in memory. The hardware assist consists of the
following features:
Automatic storage of the missed effective address in IMISS and DMISS
Automatic generation of the primary and secondary hashed real address of the page
table entry group (PTEG), which are readable from the HASH1 and HASH2 register
locations.
The HASH data is generated from the contents of the IMISS or DMISS register. The
register that is selected depends on the miss (instruction or data) that was last
acknowledged.
Automatic generation of the first word of the page table entry (PTE) of the tables
being searched
A real page address (RPA) register that matches the format of the lower word of the
PTE
TLB access instructions (
tlbli
and
tlbld
) that are used to load an address translation
into the instruction or data TLBs
Shadow registers for GPR0–GPR3 that allow miss code to execute without
corrupting the state of any of the existing GPRs. Shadow registers are used only for
servicing a TLB miss.
See Section 1.3.5.2, “Implementation-Specific Memory Management,” for more
information about memory management for the core.
1.1.6.2
Cache Units
The G2 core provides independent 16-Kbyte, four-way set-associative instruction and data
caches. The cache block is 32 bytes long. The caches adhere to a write-back policy, but the
G2 core allows control of cacheability, write policy, and memory coherency at the page and
block levels. The caches use an LRU replacement policy.
As shown in Figure 1-1, the caches provide a 64-bit interface to the instruction fetch unit
and LSU. The surrounding logic selects, organizes, and forwards the requested information
to the requesting unit. Write operations to the cache can be performed on a byte basis, and
a complete read-modify-write operation to the cache can occur in each cycle.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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