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參數(shù)資料
| 型號(hào)： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊(cè) |
| 文件頁數(shù)： | 160/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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4-12
G2 PowerPC Core Reference Manual
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MOTOROLA
Memory Management/Cache Access Mode Bits—W, I, M, and G
The definition of the external memory location to be written to, in addition to the on-chip
cache, depends on the implementation of the memory system and can be illustrated by the
following examples:
RAM—The store is sent to the RAM controller to be written into the target RAM.
I/O device—The store is sent to the memory-mapped I/O control hardware to be
written to the target register or memory location.
In systems with multilevel caching, the store must be written to at least a depth in the
memory hierarchy that is seen by all processors and devices.
Accesses that correspond to W = 0 are considered write-back. For this case, although the
store operation is performed to the cache, it is only made to external memory when a
copy-back operation is required. Use of the write-back mode (W = 0) can improve overall
performance for areas of the memory space that are seldom referenced by other masters in
the system.
4.6.2
Caching-Inhibited Attribute (I)
If I = 1, the memory access is completed by referencing the location in main memory,
bypassing the on-chip cache. During the access, the addressed location is not loaded into
the cache nor is the location allocated in the cache. It is considered a programming error if
a copy of the target location of an access to caching-inhibited memory is resident in the
cache. Software must ensure that the location has not been previously loaded into the cache,
or, if it has, that it has been flushed from the cache.
The PowerPC architecture permits data accesses from more than one instruction to be
combined for cache-inhibited operations, except when the accesses are separated by a
sync
instruction, or by an
eieio
instruction when the page or block is also designated as guarded.
This ‘combined access’ capability is not implemented on the G2 core. Note that the
eieio
is
treated as a no-op by the G2 core.
The caching-inhibited (I) bit in the G2 core controls whether load and store operations are
strongly or weakly ordered. If an I/O device requires load and store accesses to occur in
program order, then the I bit for the page must be set.
4.6.3
Memory Coherency Attribute (M)
This attribute is provided to allow improved performance in systems where
hardware-enforced coherency is relatively slow, and software is able to enforce the required
coherency. When M = 0, the processor does not enforce data coherency. When M = 1, the
processor enforces data coherency and the corresponding access is considered to be a global
access.
When the M attribute is set, and the access is performed, the global signal is asserted to
indicate that the access is global. Snooping devices affected by the access must then
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
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| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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