參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 382/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERM
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9-14
G2 PowerPC Core Reference Manual
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MOTOROLA
Address Bus Tenure
9.3.2.3
Burst Ordering During Data Transfers
During burst data transfer operations, 32 bytes of data (one cache line) are transferred to or
from the cache in order. Burst write transfers are always performed zero-double-word-first,
but because burst reads are performed critical-double-word-first, a burst read transfer may
not start with the first double word of the cache line, and the cache line fill may wrap around
the end of the cache line. This section describes burst ordering for the core when operating
in either the 64- or 32-bit bus mode.
Table 9-3 describes the burst ordering when the core is configured with a 64-bit data bus.
Table 9-4 describes the burst ordering when the core is configured with a 32-bit bus.
9.3.2.4
Table 9-5
lists the aligned transfers that can occur on the 60x bus when configured with a
64-bit width. In these transfers data is aligned to an address that is an integer multiple of the
Effect of Alignment in Data Transfers (64-Bit Bus)
Table 9-3. Burst Ordering—64-Bit Bus
Data Transfer
For Starting Address core_a_out
x
:
a_out[27:28] = 00
a_out[27:28] = 01
a_out[27:28] = 10
a_out[27:28] = 11
First data beat
DW0
DW1
DW2
DW3
Second data beat
DW1
DW2
DW3
DW0
Third data beat
DW2
DW3
DW0
DW1
Fourth data beat
DW3
DW0
DW1
DW2
Note:
core_a_out[29:31] are always 0b000 for burst transfers by the core.
Table 9-4. Burst Ordering—32-Bit Bus
Data Transfer
For Starting Address core_a_out
x
:
a_out[27:28] = 00
a_out[27:28] = 01
a_out[27:28] = 10
a_out[27:28] = 11
First data beat
DW0-Upper_word
DW1-Upper_word
DW2-Upper_word
DW3-Upper_word
Second data beat
DW0-Lower_word
DW1-Lower_word
DW2-Lower_word
DW3-Lower_word
Third data beat
DW1-Upper_word
DW2-Upper_word
DW3-Upper_word
DW0-Upper_word
Fourth data beat
DW1-Lower_word
DW2-Lower_word
DW3-Lower_word
DW0-Lower_word
Fifth data beat
DW2-Upper_word
DW3-Upper_word
DW0-Upper_word
DW1-Upper_word
Sixth data beat
DW2-Lower_word
DW3-Lower_word
DW0-Lower_word
DW1-Lower_word
Seventh data beat
DW3-Upper_word
DW0-Upper_word
DW1-Upper_word
DW2-Upper_word
Eighth data beat
DW3-Lower_word
DW0-Lower_word
DW1-Lower_word
DW2-Lower_word
Note:
core_a_out[29:31] are always 0b000 for burst transfers by the core.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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