參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 219/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 5. Exceptions
5-27
Exception Definitions
5.5.4
ISI Exception (0x00400)
The ISI exception is implemented as it is defined by the PowerPC architecture. An ISI
exception occurs when no higher priority exception exists and an attempt to fetch the next
instruction fails for any of the following reasons:
If an instruction TLB miss fails to find the desired PTE, then a page fault is
synthesized. The ITLB miss handler branches to the ISI exception handler to
retrieve the translation from a storage device.
An attempt is made to fetch an instruction from a direct-store segment while
instruction translation is enabled (MSR[IR] = 1)
An attempt is made to fetch an instruction from no-execute memory
An attempt is made to fetch an instruction from guarded memory when
MSR[IR] = 1
The fetch access violates memory protection
Register settings for this exception are described in Chapter 6, “Exceptions,” in the
Programming Environments Manual.
When an ISI exception is taken, instruction execution for the handler begins at offset
0x00400 from the physical base address indicated by MSR[IP].
5.5.5
External Interrupt (0x00500)
An external interrupt is signaled to the G2 core by the assertion of the core_int signal as
described in Section 8.3.9.1, “External Interrupt (core_int)—Input.” The interrupt may not
be recognized if a higher priority exception occurs simultaneously or if the MSR[EE] bit is
cleared when core_int is asserted.
After the core_int is recognized, the G2 core generates a recoverable halt to instruction
completion. The G2 core allows the next instruction in program order to complete,
including handling any exceptions that instruction may generate. However, the G2 core
blocks subsequent instructions from completing and allows any outstanding stores to occur
to system memory. If any other exceptions are encountered in this process, they are taken
first and the external interrupt is delayed until a recoverable halt is achieved. At this time,
the G2 core saves the state information and takes the external interrupt as defined by the
PowerPC architecture.
The register settings for the external interrupt are shown in Table 5-15.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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