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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 162/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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4-14
G2 PowerPC Core Reference Manual
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MOTOROLA
Memory Management/Cache Access Mode Bits—W, I, M, and G
4.6.5.1
Out-of-Order Execution and Guarded Memory
Out-of-order execution occurs when the G2 core performs operations in advance in case the
result is needed. Typically, these operations are performed by otherwise idle resources; thus
if a result is not required, it is ignored and the out-of-order operation incurs no time penalty
(typically).
Supervisor-level programs designate memory as guarded on a block or page level. Memory
is designated as guarded if it is not be well-behaved with respect to out-of-order operations.
For example, the memory area that contains a memory-mapped I/O device may be
designated as guarded if an out-of-order load or instruction fetch performed to such a
device might cause the device to perform unexpected or incorrect operations. Another
example of memory that should be designated as guarded is the area that corresponds to the
device that resides at the highest implemented physical address (as it has no successor and
out-of-order sequential operations such as instruction prefetching may result in a machine
check exception). In addition, areas that contain holes in the physical memory space may
be designated as guarded.
4.6.5.2
Effects of Out-of-Order Data Accesses
Most data operations may be performed out-of-order, as long as the machine appears to
follow a simple sequential model. However, the following out-of-order operations do not
occur:
Out-of-order loading from guarded memory (G = 1) does not occur. However, when
a load or store operation is required by the program, the entire cache block(s)
containing the referenced data may be loaded into the cache.
Out-of-order store operations that alter the state of the target location do not occur.
011
Caching is inhibited.
The access is performed to external memory, completely bypassing the cache.
Memory coherency must be enforced by external hardware (processor provides hardware indication
that access is global).
100
Data may be cached.
Load operations whose target hits in the cache use that entry in the cache.
Stores are written to external memory. The target location of the store may be cached and is
updated on a hit.
Memory coherency is not enforced by hardware.
101
Data may be cached.
Load operations whose target hits in the cache use that entry in the cache.
Stores are written to external memory. The target location of the store may be cached and is
updated on a hit.
Memory coherency is enforced by hardware.
Table 4-1. Combinations of W, I, and M Bits (continued)
WIM Setting
Meaning
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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參數(shù)描述 |
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| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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