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參數(shù)資料
| 型號(hào)： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊(cè) |
| 文件頁數(shù)： | 284/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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7-4
G2 PowerPC Core Reference Manual
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MOTOROLA
Instruction Timing Overview
Figure 7-1 represents a generic pipelined execution unit.
Figure 7-1. Pipelined Execution Unit
The entire path that instructions take through the fetch, decode/dispatch, execute, complete,
and write-back stages is considered the G2 core master pipeline, and two of the core
execution units (the FPU and LSU) are also multiple-stage pipelines.
The G2 core contains the following execution units that operate independently and in
parallel:
Branch processing unit (BPU)
32-bit integer unit (IU)—executes all integer instructions
64-bit floating-point unit (FPU)
Load/store unit (LSU)
System register unit (SRU)
The G2 core can retire two instructions on every clock cycle. In general, the core processes
instructions in four stages—fetch, decode/dispatch, execute, and complete as shown in
Figure 7-2. Note that the example of a pipelined execution unit in Figure 7-1 is similar to
the three-stage FPU pipeline in Figure 7-2.
The instruction pipeline stages are described as follows:
The instruction fetch stage includes the clock cycles necessary to request
instructions from the memory system and the time the memory system takes to
respond to the request. Instruction fetch timing depends on many variables, such as
whether the instruction is in the branch target instruction cache, or in the on-chip
instruction cache. Instruction fetch timing increases when it is necessary to fetch
instructions from system memory. The variables that affect fetch timing include the
processor-to-bus clock ratio, the amount of bus traffic, and whether any cache
coherency operations are required.
Clock 0
Clock 1
Clock 2
Clock 3
Instruction A
—
—
Instruction B
Instruction C
Instruction D
Instruction A
Instruction B
Instruction C
—
Instruction A
Instruction B
Stage 1
Stage 2
Stage 3
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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