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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 88/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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2-4
G2 PowerPC Core Reference Manual
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MOTOROLA
Register Set
The remaining user-level registers are SPRs. Note that the PowerPC architecture
provides a separate mechanism for accessing SPRs (the
mtspr
and
mfspr
instructions). These instructions are commonly used to explicitly access certain
registers, while other SPRs may be accessed as the side effect of executing other
instructions.
— XER register (XER). The 32-bit XER indicates overflow and carries for integer
operations. It is set implicitly by many instructions.
— Link register (LR). The 32-bit LR provides the branch target address for the
Branch Conditional to Link Register (
bclr
x
) instruction and can optionally be
used to hold the logical address (referred to as the effective address in the
architecture specification) of the instruction that follows a branch and link
instruction, typically used for linking to subroutines.
— Count register (CTR). The 32-bit CTR can be used to hold a loop count that can
be decremented during execution of appropriately coded branch instructions. It
can also provide the branch target address for the Branch Conditional to Count
Register (
bcctr
x
) instruction.
User-level registers (VEA)—The VEA introduces the time base facility (TB) for
reading. The TB is a 64-bit register pair whose contents are incremented once every
four bus clock cycles. The TB consists of two 32-bit registers—time base upper
(TBU) and time base lower (TBL). Note that the time base registers are read-only in
user state.
The core supervisor-level registers are described as follows:
Supervisor-level registers (OEA)—The OEA defines the registers an operating
system uses for memory management, configuration, and exception handling. The
PowerPC architecture defines the following supervisor-level registers:
— Configuration registers
– Processor version register (PVR). This read-only register identifies the
version (model) and revision level of this processor core. The contents of the
PVR can be copied to a GPR by the
mfspr
instruction. Read access to the
PVR is supervisor-level only; write access is not provided. The PVR consists
of the fields as described in Table 2-1.
Table 2-1. PVR Field Descriptions
Bits
Name
Description
0–3
CID
Company or manufacturer ID number. For Motorola and Motorola licensees, bit 0 is set to one.
Motorola’s code is 0b1000.
4–5
—
Reserved
6–9
PT
Processor ID type.
Optional field to identify different versions of the same processor [PID]; must read as zero if
unused.
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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