參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 175/506頁(yè)
文件大小： 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-27
Bus Interface
Note that Table 4-7 assumes that the WIM bits are set to 001; that is, since the cache is
operating in write-back mode, caching is permitted and coherency is enforced.
Table 4-7 does not include noncacheable or write-through cases, nor does it completely
describe the mechanisms for the operations described. For more information, see
Section 4.11, “MEI State Transactions.”
For detailed information on the cache control instructions, refer to Chapter 3, “Instruction
Set Model,” in this book and Chapter 8, “Instruction Set,” in the
Programming
Environments Manual
. The G2 core contains snooping logic to monitor the bus for these
commands and the control logic required to keep the cache and the memory queues
coherent. For additional details about the specific bus operations performed by the G2 core,
see Chapter 9, “Core Interface Operation.”
4.10 Bus Interface
The bus interface buffers bus requests from the instruction and data caches, and executes
the requests per the G2 core bus protocol. It includes address register queues, prioritization
logic, and bus control logic. The bus interface also captures snoop addresses for snooping
in the cache and in the address register queues, snoops for reservations, and holds the touch
load address for the cache. All data storage for the address register buffers (load and store
Table 4-7. Bus Operations Caused by Cache Control Instructions (WIM = 001)
Operation
Cache State
Next Cache State
Bus Operations
Comment
sync
Don’t care
No change
None
Waits for memory queues to complete bus
activity
icbi
Don’t care
I
None
—
dcbi
1
1
The
dcbi
instruction should never be used on the G2 core.
Don’t care
I
None
—
dcbf
I, E
I
None
—
dcbf
M
I
Write-with-kill
Block is pushed
dcbst
I, E
No change
None
—
dcbst
M
E
Write
Block is pushed
dcbz
I
M
Write-with-kill
—
dcbz
E, M
M
Kill block
Writes over modified data
dcbt
I
No change
Read
Fetched cache block is stored in touch
load queue
dcbt
E, M
No change
None
—
dcbtst
I
No change
Read-with-intent-
to-modify
Fetched cache block is stored in touch
load queue
dcbtst
E, M
No change
None
—
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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