參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 159/506頁(yè)
文件大小： 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-11
Memory Management/Cache Access Mode Bits—W, I, M, and G
flushing the pages that correspond to the changed bits from the caches of all processors in
the system is required, or when the address translations of aliased physical addresses
(referred to as real addresses in the architecture specification) specify different values for
any of the WIM bits). The G2 core considers any of these cases to be a programming error
that may compromise the coherency of memory. These paradoxes can occur within a single
processor or across several devices, as described in Section 4.7.4.1, “Coherency in
Single-Processor Systems.”
The WIMG attributes are programmed by the operating system for each page and block.
The W and I attributes control how the processor performing an access uses its own cache.
The M attribute ensures that coherency is maintained for all copies of the addressed
memory location. The G attribute prevents out-of-order loading and prefetching from the
addressed memory location.
When an access requires coherency, the processor performing the access must inform the
coherency mechanisms throughout the system that the access requires memory coherency.
The M attribute determines the kind of access performed on the bus (global or local).
The WIMG attributes occupy 4 bits in the BAT registers for block address translation and
in the PTEs for page address translation. The WIMG bits are programmed as follows:
The operating system uses the
mtspr
instruction to program the WIMG bits in the
BAT registers for block address translation. The IBAT register pairs do not have a
G bit and all accesses that use the IBAT register pairs are considered not guarded.
The operating system writes the WIMG bits for each page into the PTEs in system
memory as it sets up the page tables.
Note that for accesses performed with direct address translation (MSR[IR] = 0 or
MSR[DR] = 0 for instruction or data access, respectively), the WIMG bits are
automatically generated as 0b0011 (the data is write-back, caching is enabled, memory
coherency is enforced, and memory is guarded).
4.6.1
Write-Through Attribute (W)
When an access is designated as write-through (W = 1), if the data is in the cache, a store
operation updates the cached copy of the data. In addition, the update is written to the
external memory location (as described below).
While the PowerPC architecture permits multiple store instructions to be combined for
write-through accesses except when the store instructions are separated by a
sync
or
eieio
instruction, the G2 core does not implement this ‘combined store’ capability. Note that a
store operation that uses the write-through attribute may cause any part of valid data in the
cache to be written back to main memory.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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