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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 354/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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8-42
G2 PowerPC Core Reference Manual
For More Information On This Product,
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MOTOROLA
Signal Descriptions
8.3.9.5.3
Checkstop Output Enable (core_ckstp_oe)—Output
core_ckstp_oe is an output-enable indicator to its corresponding bus signals. Following are
the state meaning and timing comments for core_ckstp_oe.
State Meaning
Asserted—Indicates that the core is driving a valid core_ckstp_out.
Negated—Indicates one of the following two conditions:
If core_ckstp_tre is negated, negated core_ckstp_oe indicates that
the core is not driving a valid core_ckstp_out value.
If core_ckstp_tre is asserted, negated core_ckstp_oe indicates that
core_ckstp_out is in the high-impedance state.
Timing Comments
Assertion/Negation—core_ckstp_oe is valid after core_ckstp_out is
asserted (asynchronous to core_sysclk).
Note that negation of core_ckstp_oe may force core_ckstp_out to the
high-impedance state, if core_artry_tre is asserted.
8.3.9.5.4
Checkstop High-Impedance Enable (core_ckstp_tre)—Input
core_ckstp_tre is a high-impedance enable signal on the G2 core and can be used to create
a bidirectional core_ckstp signal. When the related input/output signals (core_ckstp_in and
core_ckstp_out) are wire-ORed together, the resulting signal functions similar to a
bidirectional 60x bus signal when core_ckstp_tre is asserted. See Section 8.2.2.2, “Logic
Gate Equivalent and Bidirectional Signals,” for more information. Following are the state
meaning and timing comments for core_ckstp_tre.
State Meaning
Asserted—core_ckstp_oe controls whether core_ckstp_out is driven
or forced to a high-impedance state.
Negated—Indicates that core_ckstp_out is always driven.
Timing Comments
Assertion/Negation—Must be set up prior to negation of the
core_hreset signal and remain stable during core operation. This is a
static configuration.
8.3.10 Reset Signals
There are two reset signals on the G2 core—hard reset (core_hreset) and soft reset
(core_sreset). Additionally, there is a group of reset configuration signals. Descriptions of
the reset signals are as follows.
8.3.10.1 Hard Reset (core_hreset)—Input
The core_hreset input must be used at power-on to properly reset the core. The reset
configuration signals are sampled at the negation of core_hreset. Following are the state
meaning and timing comments for the core_hreset input.
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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