參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 410/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERM
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9-42
G2 PowerPC Core Reference Manual
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MOTOROLA
Processor State Signals
9.8
Processor State Signals
This section describes the G2 core support for atomic update and memory through the use
of the
lwarx
/
stwcx
. instruction pair and includes a description of the core core_tlbisync
input.
9.8.1
Support for the lwarx/stwcx. Instruction Pair
The Load Word and Reserve Indexed (
lwarx
) and the Store Word Conditional Indexed
(
stwcx
.) instructions provide a means for atomic memory updating. Memory can be
updated atomically by setting a reservation on the load and checking that the reservation is
still valid before the store is performed. In the core, the reservations are made on behalf of
aligned, 32-byte sections of the memory address space.
The reservation (core_rsrv) output signal is driven synchronously with the bus clock and
reflects the status of the reservation coherency bit in the reservation address buffer (see
Section 3.9, “Instruction and Data Cache Operation” for more information). See
Section 8.3.11.3,
“
Reservation core_rsrv—Output,” for information about timing.
9.8.2
core_tlbisync Input
The core_tlbisync input allows for the hardware synchronization of changes to MMU tables
when the core and another DMA master share the same MMU translation tables in system
memory. It is asserted by a DMA master when it is using shared addresses that could be
changed in the MMU tables by the core during the DMA master’s tenure.
Asserting the core_tlbisync input to the G2 core prevents it from completing any
instructions past a
tlbsync
instruction. Generally, during the execution of an
eciwx
or
ecowx
instruction by the core, the selected DMA device should assert the core
core_tlbisync signal and keep it asserted during its DMA tenure if it is using a shared
translation address. Subsequent instructions should include a
sync
and
tlbsync
instruction
before any MMU table changes are performed. This prevents the core from making table
changes disruptive to the other master during the DMA period.
9.9
IEEE 1149.1-Compliant Interface
The G2 core boundary-scan interface is a fully-compliant implementation of the IEEE
1149.1 standard. This section describes the core IEEE 1149.1 (JTAG) interface.
9.9.1
IEEE 1149.1 Interface Description
The G2 core has five dedicated JTAG signals (described in Table 9-11). The core_tdi and
core_tdo scan ports are used to scan instructions, as well as data, into the various scan
registers for JTAG operations. The scan operation is controlled by the test access port
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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