參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁數(shù)： 221/506頁
文件大?。?/td> 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 5. Exceptions
5-29
Exception Definitions
The operand of a
eciwx
or
ecowx
instruction is not aligned
The operand of a
dcbz
instruction is in a page that is write-through or
caching-inhibited
Note that although the MPC603e processor generates an aligment exception for a
misaligned little-endian access (MSR[LE] = 1), the G2 core does not.
The register settings for alignment exceptions are shown in Table 5-15.
The architecture does not support the use of a misaligned EA by
lwarx
or
stwcx.
instructions. If one of these instructions specifies a misaligned EA, the exception handler
should not emulate the instruction, but should treat the occurrence as a programming error.
5.5.6.1
Integer Alignment Exceptions
The G2 core is optimized for load and store operations that are aligned on natural
boundaries. Operations that are not naturally aligned may suffer performance degradation,
Table 5-16. Alignment Interrupt—Register Settings
Register
Setting
SRR0
Set to the effective address of the instruction that caused the exception
SRR1
0–15
16–31 Loaded from MSR[16–31]
Cleared
MSR
POW 0
TGPR 0
ILE
EE
PR
—
0
0
FP
ME
FE0
SE
BE
0
—
0
0
0
FE1
CE
IP
IR
DR
0
—
—
0
0
RI
LE
0
Set to value of ILE
DSISR
0–11
12–13 Cleared. (Note that these bits can be set by several 64-bit PowerPC instructions that are not
supported in the G2 core.)
14
Cleared
15–16 For instructions that use register indirect with index addressing—set to bits 29–30 of the
instruction
For instructions that use register indirect with immediate index addressing—cleared
17
For instructions that use register indirect with index addressing—set to bit 25 of the instruction
For instructions that use register indirect with immediate index addressing—set to bit 5 of the
instruction
18–21 For instructions that use register indirect with index addressing—set to bits 21–24 of the
instruction
For instructions that use register indirect with immediate index addressing—set to bits 1–4 of
the instruction
22–26 Set to bits 6–10 (identifying either the source or destination) of the instruction. Undefined for
dcbz
.
27–31 Set to bits 11–15 of the instruction (
r
A).
Set to either bits 11–15 of the instruction or to any register number not in the range of registers
loaded by a valid form instruction, for
lmw
,
lswi
, and
lswx
instructions. Otherwise undefined.
Cleared
DAR
Set to the EA of the data access as computed by the instruction causing the alignment exception.
When the operand of an
lmw
,
stmw
,
lwarx
, or
stwcx.
instruction is not word-aligned, that address
value + 4 is stored into the DAR.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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