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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 377/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 9. Core Interface Operation
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9-9
Address Bus Tenure
9.3
Address Bus Tenure
This section describes the address bus arbitration, transfer, and termination phases.
9.3.1
Address Bus Arbitration
When the core needs access to the 60x bus and it is not parked (core_bg is negated), it
asserts bus request (core_br) until it is granted mastership of the bus and the bus is available
(see Figure 9-3). The external arbiter must grant master-elect status to the potential master
by asserting the bus grant (core_bg) signal. The core requesting the bus determines that the
bus is available when the core_abb_in signal is negated. When the address bus is not busy
(core_abb_in is negated), core_bg is asserted, and the address retry (core_artry) input is
negated. This is referred to as a qualified bus grant. The core assumes address bus
mastership by asserting core_abb_out when it receives a qualified bus grant.
External arbiters must allow only one device at a time to be the address bus master. In
implementations where no other device can be a master, core_bg can be grounded (always
asserted) to continually grant mastership of the address bus to the core.
If the core asserts core_br before the external arbiter asserts core_bg, the core is considered
to be unparked, as shown in Figure 9-3. Figure 9-4 shows the parked case, where a qualified
bus grant exists on the clock edge following a need_bus condition. Note that the bus clock
cycle required for arbitration is eliminated if the core is parked, reducing overall memory
Curled arrow
Dependency
Zig-zag
Indication that some clocks may have been skipped
Unshaded
A valid output or input signal or bus that can be in any of the possible states indicated
Shaded
Core nonsampled input or indeterminately driven output among the possible states
indicated.
Dot
Signal with sample point
Dot on dotted
vertical line
A sampled condition (dot on high or low state) with multiple dependencies
Dotted signal
Timing for a signal had it been asserted
Table 9-1. Timing Diagram Legend (continued)
Feature
Example
Description
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
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| G2RL-14-CFDC12 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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