參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 370/506頁(yè)
文件大小： 6720K
代理商： G2CORERM
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9-2
G2 PowerPC Core Reference Manual
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MOTOROLA
Overview
In addition to loads, stores, and instruction fetches, the core performs software table search
operations following TLB misses, cache cast-out operations when least recently used
(LRU) cache lines are written to memory after a cache miss, and cache-line snoop push-out
operations when a modified cache line experiences a snoop hit from another bus master.
Figure 9-1 shows the address path from the execution units and instruction fetcher, through
the translation logic to the caches and system interface logic.
The core uses separate address and data buses and a variety of control and status signals for
performing reads and writes. The address bus is 32 bits wide and the data bus can be
configured to be 32 or 64 bits wide on reset. The interface is synchronous—all core inputs
are sampled at and all outputs are driven from the rising edge of the bus clock. The bus can
run at the full processor-clock frequency or at an integer division of the processor-clock
speed. The implementation of the internal voltage of the G2 core is process dependent; all
I/O signals for the device depends on the system level requirement. Note that the G2 core
has no direct external I/O connection.
9.1.1
Operation of the Instruction and Data Caches
The G2 core contains independent instruction and data caches. Each cache is a physically-
addressed, 16-Kbyte cache with four-way set-associativity. Both caches consist of 128 sets
of four 8-word cache lines.
Because the on-chip data cache is a write-back primary cache, the predominant type of
transaction is burst-read memory operations, followed by burst-write memory operations,
and single-beat (noncacheable or write-through) memory read and write operations.
Additionally, there can be address-only operations, variants of the burst and single-beat
operations (such as, global memory operations that are snooped and atomic memory
operations), and address retry activity (such as, when a snooped read access hits a modified
line in the cache).
Because data cache tags are single-ported, simultaneous load or store and snoop accesses
cause resource contention. Snoop accesses have the highest priority and are given first
access to the tags, unless the snoop access coincides with a tag write; in this case, the snoop
is retried and must re-arbitrate for cache access. Loads or stores deferred due to snoop
accesses are performed during the clock cycle following the snoop.
The core supports a three-state coherency protocol (MEI) that is a subset of the MESI
(modified/exclusive/ shared/invalid) four-state protocol and operates coherently in systems
that contain four-state caches. With the exception of the
dcbz
instruction, the core does not
broadcast cache control instructions. The cache control instructions are intended for the
management of the local cache but not for other caches in the system.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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