參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁數(shù)： 356/506頁
文件大?。?/td> 6720K
代理商： G2CORERM
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8-44
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
Negated—Causes the core to be configured for 64-bit mode
operation.
Assertion/Negation—This signal is sampled during assertion of
core_hreset and must be stable five cycles before the negation of
core_hreset as defined in the hardware specification.
Timing Comments
8.3.10.3.2 Reduced Pinout Mode (core_redpinmode)—Input
Following are the state meaning and timing comments for the core_redpinmode input.
State Meaning
Asserted—Causes the processor to be configured for reduced pinout
mode operation at core_hreset.
Negated—Causes the core to be configured for normal pinout mode
operation at core_hreset.
Timing Comments
Assertion/Negation—This signal is sampled during assertion of
core_hreset and must be stable five cycles before the negation of
core_hreset as defined in the hardware specification.
8.3.10.3.3 MSR IP Bit Set Mode (core_msrip)—Input
Following are the state meaning and timing comments for the core_msrip input.
State Meaning
Asserted—Causes MSR[IP] to be initialized to a one at core_hreset.
This causes the reset vector to be fetched from address
0xFFFn_nnnn. See Table 2-4 for more information on the operation
of the core when MSR[IP] = 1.
Negated—Causes MSR[IP] to be initialized to zero. This causes the
reset vector to be fetched from address 0x000n_nnnn.
Timing Comments
Assertion/Negation—This signal is sampled during assertion of
core_hreset and must be stable five cycles before the negation of
core_hreset as defined in the hardware specification.
8.3.10.3.4 DRTRY Mode (core_drtrymode)—Input
Following are the state meaning and timing comments for the core_drtrymode input.
State Meaning
Asserted—Causes the core to be configured for normal DRTRY
mode operation at core_hreset.
Negated—Causes the core to be configured for no_DRTRY mode
operation at core_hreset.
Timing Comments
Assertion/Negation—This signal is sampled during assertion of
core_hreset and must be stable five cycles before the negation of
core_hreset as defined in the hardware specification.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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