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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 50/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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1-8
G2 PowerPC Core Reference Manual
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MOTOROLA
Overview
1.1.2.4
Additional Supervisor-Level SPRs
The G2_LE core has 29 new/additional supervisor-level SPRs. See Section 1.3.1.7,
“Special-Purpose Registers (SPRs),” for more information.
1.1.3
Instruction Unit
As shown in Figure 1-1, the G2 core instruction unit, containing a fetch unit, instruction
queue, dispatch unit, and BPU, provides centralized control of instruction flow to the
execution units. The instruction unit determines the address of the next instruction to be
fetched based on information from the sequential fetcher and from the BPU.
The instruction unit fetches the instructions from the instruction cache into the instruction
queue. The BPU receives branch instructions from the fetcher and uses static branch
prediction to allow fetching from a predicted instruction stream while a conditional branch
is evaluated. The BPU folds out for unconditional branch instructions and conditional
branch instructions unaffected by instructions in the execution pipeline.
Instructions issued beyond a predicted branch cannot complete execution until the branch
is resolved, preserving the programming model of sequential execution. If any of these are
branch instructions, they are decoded but not issued. Instructions to be executed by the
FPU, IU, LSU, and SRU are issued and allowed to progress up to the register write-back
stage. Write-back is allowed when a correctly predicted branch is resolved, and execution
continues along the predicted path.
If branch prediction is incorrect, the instruction unit flushes all predicted path instructions,
and instructions are issued from the correct path.
1.1.3.1
Instruction Queue and Dispatch Unit
The instruction queue (IQ), shown in Figure 1-1, holds as many as six instructions and
loads up to two instructions from the instruction unit during a single cycle. The instruction
fetch unit continuously loads as many instructions as space in the IQ allows. Instructions
are dispatched to their respective execution units from the dispatch unit at a maximum rate
of two instructions per cycle. Dispatching is facilitated to the IU, FPU, LSU, and SRU by
the provision of a reservation station at each unit. The dispatch unit performs source and
destination register dependency checking, determines dispatch serializations, and inhibits
subsequent instruction dispatching as required.
For a more detailed overview of instruction dispatch, see Section 1.3.6, “Instruction
Timing.”
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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