參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊
文件頁數(shù)： 330/506頁
文件大?。?/td> 6720K
代理商： G2CORERM
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8-18
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
number of bits, including the parity bit, are driven high. The signal
assignments correspond to the following:
core_ap_out0
core_a_out[0:7]
core_ap_out1
core_a_out[8:15]
core_ap_out2
core_a_out[16:23]
core_ap_out3
core_a_out[24:31]
For more information, see Section 9.3.2.1, “Address Bus Parity.”
Assertion/Negation—The same as core_a_out[0:31].
High Impedance—The same as core_a_out[0:31].
Timing Comments
8.3.3.3
Address Parity Error (core_ape)—Output
core_ape is an output signal on the G2 core. The core also implements address parity error
output enable and address parity error high-impedance enable signals. core_ape acts as
follows:
If core_ape_tre is asserted, the output is in one of the following three states—high
impedance, driven high, or driven low.
If core_ape_tre is negated, the output is either driven to the high or low state. In this
case, a valid value on core_ape exists when core_ape_oe is asserted.
When the corresponding high-impedance enable signal is negated, core_ape always drives
to a valid logic state. The core_ape signal is not asserted if address parity checking is
disabled (HID0[EBA] is cleared). For more information, see Section 9.3.2.1, “Address Bus
Parity.” Following are the state meaning and timing comments for the core_ape signal on
the G2 core.
State Meaning
Asserted—Indicates that incorrect address bus parity has been
detected by the core on a snoop (core_gbl_in is asserted).
Negated—Indicates that the core has not detected a parity error (even
parity) on the address bus.
Timing Comments
Assertion—Occurs on the second bus clock cycle after core_ts_in is
asserted.
Negation/High Impedance—Occurs on the third bus clock cycle
after core_ts_in is asserted, after the negation of core_ape_oe, if
core_ape_tre is asserted. If core_ape_tre is negated, core_ape is
always driven.
8.3.3.3.1
Address Parity Error Output Enable (core_ape_oe)—Output
core_ape_oe is an output-enable indicator to its corresponding bus signals. Following are
the state meaning and timing comments for core_ape_oe.
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
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參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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