參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 348/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERM
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8-36
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
Negation/High Impedance—Occurs on the third bus clock cycle
after core_ta is asserted, if core_dpe_tre is asserted. If core_dpe_tre
is negated, core_dpe is always driven.
8.3.7.3.1
Data Parity Error Output Enable (core_dpe_oe)—Output
core_dpe_oe is an output-enable indicator to its corresponding bus signals. Following are
the state meaning and timing comments for core_dpe_oe.
State Meaning
Asserted—Indicates that the core is driving a valid core_dpe.
Negated—Indicates one of the following two conditions:
If core_dpe_tre is negated, negated core_dpe_oe indicates that the
core is not driving a valid core_dpe value.
If core_dpe_tre is asserted, negated core_dpe_oe indicates that
core_dpe is in the high-impedance state.
Timing Comments
Assertion—Asserted on the second bus clock cycle after core_ta is
asserted to detect the incorrect parity, unless core_ta is canceled by
an assertion of core_drtry or core_artry (in certain cases).
Negation—Occurs on the third bus clock cycle after core_ta is
asserted.
Note that the negation of core_dpe_oe may force core_dpe to the
high-impedance state, if core_dpe_tre is asserted.
8.3.7.3.2
Data Parity Error High-Impedance Enable (core_dpe_tre)—Input
Following are the state meaning and timing comments for core_dpe_tre. core_dpe_tre is a
high-impedance enable signal on the G2 core and can be used to create a three-statable
version of core_dpe externally. The resulting core_dpe signal functions similar to a 60x bus
signal when core_dpe_tre is asserted.
State Meaning
Asserted—core_dpe_oe controls whether the data parity error output
signal is driven or forced to a high-impedance state.
Negated—Indicates that core_dpe is always driven.
Timing Comments
Assertion/Negation—Must be set up prior to negation of the
core_hreset signal and remain stable during core operation. This is a
static configuration.
8.3.7.4
Data Bus Disable (core_dbdis)—Input
The core_dbdis signal is an input signal (input-only) on the G2 core. Following are the state
meaning and timing comments for the core_dbdis input.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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