參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁數(shù)： 249/506頁
文件大?。?/td> 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 6. Memory Management
6-17
MMU Features
6.1.8
MMU Instructions and Register Summary
The MMU instructions and registers provide the operating system with the ability to set up
the block address translation areas and the page tables in memory.
Note that because the implementation of TLBs is optional, the instructions that refer to
these structures are also optional. However, because these structures serve as caches of the
page table, the architecture specifies a software protocol for maintaining coherency
between these caches and the tables in memory whenever changes are made to the tables in
memory. When the tables in memory are changed, the operating system purges these caches
of the corresponding entries, allowing the translation caching mechanism to refetch from
the tables when the corresponding entries are required.
Note that the G2 core implements all TLB-related instructions except
tlbia
, which is treated
as an illegal instruction. The G2 core also uses some implementation-specific instructions
to load two on-chip TLBs.
Because the MMU specification for these processors is so flexible, it is recommended that
the software that uses these instructions and registers be encapsulated into subroutines to
minimize the impact of migrating across the family of implementations.
Table 6-5 summarizes G2 core instructions that specifically control the MMU. For more
detailed information about the instructions, refer to Chapter 3, “Instruction Set Model,” in
this book and Chapter 8, “Instruction Set,” in the
Programming Environments Manual.
Table 6-5. Instruction Summary—MMU Control
Instruction
Description
mtsr
SR
,r
S
Move to Segment Register
SR[SR#]
←
r
S
mtsrin
r
S
,r
B
Move to Segment Register Indirect
SR[
r
B[0–3]]
←
r
S
mfsr
r
D
,
SR
Move from Segment Register
r
D
←
SR[SR#]
mfsrin
r
D
,r
B
Move from Segment Register Indirect
r
D
←
SR[
r
B[0–3]]
tlbie r
B
1
TLB Invalidate Entry
For effective address specified by
r
B, TLB[V]
←
0
The
tlbie
instruction invalidates both TLB entries indexed by the EA, and operates on both the
instruction and data TLBs simultaneously invalidating four TLB entries. The index corresponds to
bits 15–19 of the EA.
Software must ensure that instruction fetches or memory references to the virtual pages specified
by the
tlbie
instruction have been completed prior to executing the
tlbie
instruction.
tlbsync
1
TLB Synchronize
Synchronizes the execution of all other
tlbie
instructions in the system. In the G2 core, when the
core_tlbisync signal is negated, instruction execution may continue or resume after the completion
of a
tlbsync
instruction. When the core_tlbisync signal is asserted, instruction execution stops after
the completion of a
tlbsync
instruction. For a complete description of the core_tlbisync signal, refer
to Section 8.3.11.5, “TLBI Sync (core_tlbisync)—Input.”
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
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參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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