參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 187/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-39
Cache Locking
# Enable the data cache. This corresponds
# to setting DCE bit in HID0 (bit 17)
mfspr
ori
sync
mtspr
r1, HID0
r1, r1, 0x8000
HID0, r1
4.12.3.2.2 Address Translation for Instruction Cache Locking
Two distinct memory areas must be set up to enable cache locking:
The first area is where the code that performs the locking resides and is executed
from
The second area is where the instructions to be locked reside
Both areas of memory must be in locations that are translated by the memory management
unit (MMU). This translation can be performed either with the page table or the block
address translation (BAT) registers.
For the purposes of the cache locking example in this document, two areas of memory are
defined using the BAT registers. The first area is a 1-Mbyte area in the upper region of
memory that contains the code performing the cache locking. This area of memory must be
cache-inhibited for instruction cache locking. The second area is a 256-Mbyte block of
memory (not all of the 256 Mbytes of memory is locked in the cache; this area is set up as
an example) that contains the instructions to lock. Both memory areas use identity
translation (the logical memory address equals the physical memory address). Table 4-16
summarizes the BAT settings used in this example.
The block address translation upper (BATU) and block address translation lower (BATL)
settings in Table 4-16 can be used for both instruction block address translation (IBAT) and
data block address translation (DBAT) registers. After the BAT registers have been set up,
the MMU must be enabled.
The following assembly code enables both instruction and data memory address
translation:
# Enable instruction and data memory address translation. This
# corresponds to setting IR and DR in the MSR (bits 26 & 27)
Table 4-16. Example BAT Settings for Cache Locking
Area
Base Address
Memory Size
WIMG Bits
BATU Setting
BATL Setting
First
0xFFF0_0000
1 Mbyte
0b0100
1
0xFFF0_001F
0xFFF0_0022
1
1
0xFFF0_0022 defines a cache-inhibited memory area used for instruction cache locking, and corresponds
to a WIMG of 0b0100. Cache-inhibited memory is not a requirement for data cache locking. A setting of
0xFFF0_0002 with a corresponding WIMG of 0b0000 marks the memory area as cacheable.
Second
0x0000_0000
256 Mbytes
0b0000
0x0000_1FFF
0x0000_0002
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
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參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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