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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 280/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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6-48
G2 PowerPC Core Reference Manual
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MOTOROLA
Page Table Search Operation
beq
xor
dsi2:
r1,r1,0x07
# if little endian then:
# de-mung the data address
dsi2:
mtspr
mfmsr
xoris
mtcrf
mtmsr
b
dar, r1
r0
r0, r0, 0x2
0x80, r3
r0
vec300
# put in dar
# get msr
# flip the msr<tgpr> bit
# restore CR0
# flip back to the native gprs
# branch to DSI exception
6.5.3
Page Table Updates
TLBs are defined as noncoherent caches of the PTEs. TLB entries must be flushed
explicitly with the TLB invalidate entry instruction (
tlbie
) whenever the corresponding
PTE is modified. Because the G2 core is intended primarily for uniprocessor environments,
it does not provide coherency checking for TLBs between multiple processors. If the G2
core is used in a multiprocessor environment where TLB coherency is required,
synchronization must be implemented in software.
Processors may write referenced and changed bits with unsynchronized, atomic byte store
operations. Note that each V, R, and C bits reside in a distinct byte of a PTE. Therefore,
extreme care must be taken to use byte writes when updating only one of these bits.
Explicitly altering certain MSR bits (using the
mtmsr
instruction), PTEs, or certain system
registers, may have the side effect of changing the effective or physical addresses from
which the current instruction stream is being fetched. This kind of side effect is defined as
an implicit branch. Implicit branches are not supported and an attempt to perform one
causes boundedly-undefined results. Therefore, PTEs must not be changed in a manner that
causes an implicit branch. Chapter 2, “Register Set,” in the
Programming Environments
Manual
, lists the possible implicit branch conditions that can occur when system registers
and MSR bits are changed.
6.5.4
Segment Register Updates
Synchronization requirements for using the move to segment register instructions (
mtsr
and
mtsrin
) are described in “Synchronization Requirements for Special Registers and for
Lookaside Buffers” in Chapter 2, “Register Set,” in the
Programming Environments
Manual
.
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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