參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 94/506頁(yè)
文件大小： 6720K
代理商： G2CORERM
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2-10
G2 PowerPC Core Reference Manual
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MOTOROLA
Register Set
Note that the G2_LE core defines the following:
Two new critical interrupt registers (CSRR0, CSRR1), which are
implementation-specific. The CSRR0 and CSRR1 registers support the critical
interrupt function, which have the same bit assignments as SRR0 and SRR1,
respectively. The effective address for resuming program execution is saved into
CSRR0 and the content of the MSR is saved into CSRR1. An additional
rfci
instruction is implemented for supporting the return from a critical interrupt,
selecting the CSRR0 and CSRR1 registers.
Four additional exception handling SPRG registers, which are provided for
operating system use.
A new system version register (SVR). See Section 2.1.2.12, “System Version
Register (SVR)—G2_LE Only,” for bit definitions.
System memory base address (MBAR) is a new implementation-specific register for
the G2_LE core. It supports a system-level memory map. See Section 2.1.2.13,
“System Memory Base Address (MBAR)—G2_LE Only,” for more information.
Eight additional BATs (IBAT4–IBAT7 and DBAT4–DBAT7), providing better
performance in protecting accesses on a segment, block, or page basis along with
memory accesses and I/O accesses. See Figure 2-1 for a list of the SPR numbers for
the BAT arrays.
One additional address breakpoint register (IABR2), one new instruction address
breakpoint control register (IBCR), two new data breakpoint registers (DABR,
DABR2), and one new data address breakpoint control register (DBCR) are
implemented in the G2_LE processor core. All these registers are
implementation-specific and they are described in the Section 2.1.2.14, “Instruction
Address Breakpoint Registers (IABR and IABR2),” and Section 2.1.2.15, “Data
Address Breakpoint Register (DABR and DABR2)—G2_LE Only.”
2.1.2.1
Hardware Implementation Register 0 (HID0)
The HID0 register, shown in Figure 2-2, defines enable bits for various G2 core-specific
features.
Figure 2-2. Hardware Implementation Register 0 (HID0)
0
1
2
3
4
5
6
7
8
9
10 11 12
15 16 17 18 19 20 21 22
2324 25
26 27 28 29
30 31
Reserved
EBD
EBA
PAR
NAP
DPM
NHR ICE DCE
DCFI
EMCP
sBCLK
ECLK
DOZE
SLEEP
ILOCK
DLOCK
ICFI
FBIOB
NOOPTI
0 0 0
0
0
0
0
0
0
IFEM
0
0
ABE
0
0
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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