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參數(shù)資料
| 型號(hào)： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊(cè) |
| 文件頁數(shù)： | 323/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 8. Signal Descriptions
8-11
Signal Descriptions
8.3.1
Address Bus Arbitration Signals
The address arbitration signals are a collection of input and output signals that the G2 core
uses to request the 60x address bus, recognize when the request is granted, and indicate
when mastership is granted. For a detailed description of how these signals interact, see
Section 9.3.1, “Address Bus Arbitration.”
8.3.1.1
Bus Request (core_br)—Output
The core_br signal is an output on the G2 core. Following are the state meaning and timing
comments for core_br.
State Meaning
Asserted—Indicates that the core is requesting mastership of the 60x
address bus. Note that core_br may be asserted for one or more
cycles, and then negated due to an internal cancellation of the bus
request such as a load hit in the touch load buffer. See Section 9.3.1,
“Address Bus Arbitration.”
Negated—Indicates that the core is not requesting the 60x address
bus. The core may have no bus operation pending, it may be parked,
or core_artry_in was asserted on the previous bus clock cycle.
Timing Comments
Assertion—Occurs when the core is not parked and a bus transaction
is needed. This may occur even if the two possible pipeline accesses
have occurred. core_br is also asserted for one cycle during the
execution of a
dcbz
instruction and during the execution of a load
instruction that hits in the touch load buffer.
Negation—Occurs for at least one bus clock cycle after an accepted,
qualified bus grant (see Section 8.3.1.3.1, “Address Bus Busy In
(core_abb_in,”), even if another transaction is pending. It is also
negated for at least one bus clock cycle when the assertion of
core_artry_in is detected on the bus.
8.3.1.2
Bus Grant (core_bg)—Input
The core_bg signal is an input on the G2 core. A qualified bus grant occurs when either:
core_bg is asserted, and core_abb_out and core_artry_out (after core_aack) are
negated, or
core_bg is asserted, and core_abb_in and core_artry_in (after core_aack) are
negated.
core_abb and core_artry are both inputs and outputs on the G2 core and are driven by the
core or other bus masters. If the core is parked, core_br need not be asserted for the
qualified bus grant. Following are the state meaning and timing comments for core_bg.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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