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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 329/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 8. Signal Descriptions
8-17
Signal Descriptions
State Meaning
Asserted—core_a_oe controls whether core_a_out[0:31] are driven
or forced to a high-impedance state.
Negated—Indicates that core_a_out[0:31]
are always driven.
Assertion/Negation—Must be set up prior to negation of the
core_hreset signal and remain stable during core operation. This is a
static configuration.
Timing Comments
8.3.3.2
Address Bus Parity
There are both address bus parity input and output signals reflecting 1 bit of odd-byte parity
for each of the 4 bytes of address when a valid address is on the bus. The G2 core also
implements an address bus parity input enable signal.
8.3.3.2.1
Address Bus Parity In (core_ap_in[0:3])
Following are the state meaning and timing comments for core_ap_in[0:3].
State Meaning
Asserted/Negated—Represents odd parity for each of 4 bytes of the
physical address for snooping operations. Detected even parity
causes the processor to take a machine check exception or enter the
checkstop state if address parity checking is enabled in the HID0
register; see Section 2.1.2.1, “Hardware Implementation Register 0
(HID0).” (See also the core_ape signal description.)
Timing Comments
Assertion/Negation—The same as core_a_in[0:31].
8.3.3.2.2
Address Bus Parity Input Enable (core_ap_ien)—Output
core_ap_ien is an input-enable indicator for its corresponding bus signals. Following are
the state meaning and timing comments for core_ap_ien when core_a_tre is negated.
State Meaning
Asserted—Indicates that the G2 core is receiving valid address
parity.
Negated—Indicates that the address parity input data is ignored.
Timing Comments
Assertion/Negation—Valid values must be presented on
core_ap_in[0:3] when core_ap_ien is asserted to the system logic.
8.3.3.2.3
Address Bus Parity Out (core_ap_out[0:3])
Following are the state meaning and timing comments for core_ap_out[0:3].
State Meaning
Asserted/Negated—Represents odd parity for each of 4 bytes of the
physical address for a transaction. Odd parity means that an odd
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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