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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 170/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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4-22
G2 PowerPC Core Reference Manual
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MOTOROLA
Cache Control Instructions
Snoop hit after the first core_ta of a burst load operation
After the first core_ta of a burst load operation, the data tags are committed to being
written; snoop operations cannot be serviced until the load completes, thereby
causing the assertion of core_artry_out.
Snoop hits to line in the cast-out buffer
The G2 core cast-out buffer is kept coherent with main memory, and snoop
operations that hit in the cast-out buffer will cause the assertion of core_artry_out.
Snoop attempt during cycles that
dcbz
instruction or load or store operation is
updating the tag
During the execution of a
dcbz
instruction or during a load or store operation that
requires a cache line cast out, the cache tags will be inaccessible during the first and
last cycle of the operation.
Snoop attempt during the cycle that a
dcbf
or
dcbst
instruction is updating the tag
If the EA of a
dcbf
or
dcbst
instruction hits in the cache, the tag will be changed to
its new state. During that clock, the tag is not accessible and snoop transactions
during that cycle will cause the assertion of core_artry_out.
4.7.9
Enveloped High-Priority Cache Block Push Operation
In cases where the G2 core has completed the address tenure of a read operation, and then
detects a snoop hit to a modified cache block by another bus master, the G2 core provides
a high-priority push operation. If the address snooped is the same as the address of the data
to be returned by the read operation, core_artry_out is asserted one or more times until the
data tenure of the read operation is completed. The cache block push transaction can be
enveloped within the address and data tenures of a read operation. This feature prevents
deadlocks in system organizations that support multiple memory-mapped buses.
More specifically, the G2 core internally detects the scenario where a load request is
outstanding and the processor has pipelined a write operation on top of the load. Normally,
when the data bus is granted to the G2 core, the resulting data bus tenure is used for the load
operation. The enveloped high-priority cache block push feature defines a bus signal, the
data bus write only qualifier (core_dbwo), which, when asserted with a qualified data bus
grant, indicates that the resulting data tenure should be used for the store operation instead.
This signal is described in Section 9.10,
“
Using core-dbwo (Data Bus Write Only).” Note
that the enveloped copy-back operation is an internally pipelined bus operation.
4.8
Cache Control Instructions
Software must use the appropriate cache management instructions to ensure that caches are
kept consistent when data is modified by the processor. When a processor alters a memory
location that may be contained in an instruction cache, software must ensure that updates
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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