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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 292/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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7-12
G2 PowerPC Core Reference Manual
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MOTOROLA
Timing Considerations
1. In cycle 1, instructions 0 and 1 are dispatched to the IU and FPU, respectively.
Notice that for instructions to be dispatched, they must be assigned positions in the
CQ. In this case, because the CQ is empty, instructions 0 and 1 take the two lowest
CQ entries (CQ0 and CQ1). Instructions 2 and 3 are fetched from the instruction
cache.
2. At least two IQ positions were available in the IQ in cycle 1, so in cycle 2,
instructions 4 and 5 are fetched. Instruction 4 is a branch unconditional instruction
that resolves immediately as taken. Because the branch is taken and does not
update CTR or LR, it can be folded from the IQ. Instruction 0 completes, writes
back its results, and vacates the CQ by the end of the clock cycle. Instruction 1
enters the second FPU execute stage, instruction 2 enters the single-stage IU, and
instruction 3 is dispatched into the first FPU stage.
3. In cycle 3, target instructions 6 and 7 are fetched, replacing the folded
br
instruction 4 and instruction 5. Instruction 1 enters the last FPU execute stage,
instruction 2 has executed but must remain in the CQ until instruction 1 completes.
Note that it can make its results available to subsequent instructions, but cannot be
removed from the CQ. Instruction 3 passes into the last FPU execute stage. Note
that all three FPU stages are full. To allow for the potential need for
denormalization, the dispatch logic prevents instruction 7 (
fadd
) from being
dispatched in the next clock cycle.
4. In cycle 4, target instructions (8 and 9) are fetched. Instruction 1 completes in cycle
4, allowing instruction 2, which had finished executing in the previous clock cycle,
to be removed from the CQ. Instruction 6 replaces instruction 3 in the first stage of
the FPU. Also, as will be shown in cycle 5, a single-cycle stall occurs when the
FPU pipeline is full.
5. In cycle 5, instruction 3 completes, instruction 6 continues through the FPU
pipeline, and although the first stage of the FPU pipeline is free, instruction 7
cannot be dispatched because of the potential need for one of the previous
floating-point instructions to require denormalization. Because instruction 7 cannot
be dispatched neither can instruction 8. This dispatch stall causes the instruction
queue to become full when instructions 10 and 11 are fetched.
6. In cycle 6, instruction 12 is fetched. Instruction 7 is dispatched to the first FPU
stage, so instruction 8 can also be dispatched to the IU. Instructions 9 and 10 move
to IQ0 and IQ1, but because instructions 9, 10, and 11 are integer instructions, only
one instruction is dispatched in each of the next two clock cycles. Note that moving
instruction 12 (
fadd
) up further in the program flow would improve dispatch
throughput.
7. In cycle 7, instruction 6 completes, instruction 7 is in the second FPU execute
stage, and although instruction 8 has executed, it must wait for instruction 7 to
complete. Instruction 9 dispatches to the IU. Instructions 10 and 11 move down in
the IQ. Fetching resumes with instructions 13 and 14.
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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