參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 393/506頁(yè)
文件大小： 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 9. Core Interface Operation
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9-25
Data Bus Tenure
An assertion of core_artry_in causes the data tenure to be terminated immediately if
core_artry_in is for the address tenure associated with the data tenure in operation. If
core_artry_out is connected for the G2 core, the earliest allowable assertion of core_ta to
the core is directly dependent on the earliest possible assertion of core_artry_in to the G2
core; see Section 9.3.3, “Address Transfer Termination.”
If the G2 core clock is configured for 1:1 or 1.5:1 (processor clock to bus clock ratio) mode
and the core is performing a burst read into its data cache, at least one wait state must be
provided between the assertion of core_ts and the first assertion of core_ta for that
transaction. If no-core_drtry mode is also selected, at least two wait states must be
provided. The wait states are required due to possible resource contention in the data cache
caused by a block replacement (or cast-out) required in connection with the new linefill.
These wait states may be provided by withholding the assertion of core_ta to the G2 core
for that data tenure, or by withholding core_dbg to the core, thereby delaying the start of
the data tenure. This restriction applies only to burst reads into the data cache when
configured in 1:1 or 1.5:1 clock modes. (It does not apply to instruction fetches, write
operations, noncachable read operations, or non-1:1 or non-1.5:1 clock modes.)
9.4.4.1
Normal Single-Beat Termination
Normal termination of a single-beat data read operation occurs when core_ta is asserted by
a responding slave. The core_tea and core_drtry signals must remain negated during the
transfer (see Figure 9-8).
Figure 9-8. Normal Single-Beat Read Termination
core_ts_out
qual_dbg
core_dbb_out
Data
core_ta_in
core_drtry
core_aack
Bus Clock
0
1
2
3
4
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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