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參數(shù)資料
| 型號(hào)： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊(cè) |
| 文件頁數(shù)： | 52/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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1-10
G2 PowerPC Core Reference Manual
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MOTOROLA
Overview
double-precision instructions can be issued back-to-back. The 32 FPRs are provided to
support floating-point operations. Stalls due to contention for FPRs are minimized by the
automatic allocation of rename registers. The G2 core writes the contents of the rename
registers to the appropriate FPR when floating-point instructions are retired by the
completion unit.
The G2 core supports all IEEE-754 floating-point data types (normalized, denormalized,
NaN, zero, and infinity) in hardware, eliminating the latency incurred by software
exception routines.
1.1.4.3
Load/Store Unit (LSU)
The LSU executes all load and store instructions and provides the data transfer interface
between the GPRs, FPRs, and the cache/memory subsystem. The LSU calculates effective
addresses, performs data alignment, and provides sequencing for load/store string and
multiple instructions.
Load and store instructions are issued and executed in program order; however, the memory
accesses can occur out of order. Synchronizing instructions are provided to enforce strict
ordering.
Cacheable loads, when free of data bus dependencies, can execute out of order with a
maximum throughput of one per cycle and a two-cycle total latency. Data returned from the
cache is held in a rename register until the completion logic commits the value to a GPR or
FPR. Stores cannot be executed in a predicted manner and are held in the store queue until
the completion logic signals that the store operation is to be completed to memory. The core
executes store instructions with a maximum throughput of one per cycle and a three-cycle
total latency. The time required to perform the actual load or store depends on whether the
operation involves the cache, system memory, or an I/O device.
1.1.4.4
System Register Unit (SRU)
The SRU executes various system-level instructions, including condition register logical
operations and move to/from special-purpose register instructions. It also executes integer
add/compare instructions. In order to maintain system state, most instructions executed by
the SRU are completion-serialized; that is, the instruction is held for execution in the SRU
until all prior instructions issued have completed. Results from completion-serialized
instructions executed by the SRU are not available or forwarded for subsequent instructions
until the instruction completes.
1.1.5
Completion Unit
The completion unit tracks instructions in program order from dispatch through execution
and then completes. Completing an instruction commits the core to any architectural
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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