參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 326/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERM
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8-14
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
Negation— Remains asserted for a minimum of one-half processor
cycle (dependent on the clock mode) and cycle starts after the
assertion of core_aack
,
and then negates.
Note that negation of core_abb_oe may force core_abb_out to the
high-impedance state, if core_abb_tre is asserted.
8.3.1.3.4
Address Bus Busy High-Impedance Enable (core_abb_tre)—Input
Following are the state meaning and timing comments for core_abb_tre. core_abb_tre is a
high-impedance enable signal on the G2 core and can be used to create an external
bidirectional core_abb signal. When the related input/output signals (core_abb_in and
core_abb_out) are wire-ORed together, the resulting signal functions to a bidirectional 60x
bus signal when core_abb_tre is asserted. See Section 8.2.2.2, “Logic Gate Equivalent and
Bidirectional Signals,” for more information.
State Meaning
Asserted—core_abb_oe controls whether core_abb_out is driven or
forced to a high-impedance state.
Negated—Indicates that core_abb_out
is always driven.
Timing Comments
Assertion/Negation—Must be set up prior to the negation of
core_hreset signal and remain stable during core operation. This is a
static configuration.
8.3.2
Address Transfer Start Signals
Address transfer start signals are input and output signals that indicate that an address bus
transfer has begun. For detailed information about how the transfer start signals interact
with other signals, refer to Section 9.3.2, “Address Transfer.”
8.3.2.1
Transfer Start
There is both a transfer start input and transfer start output signal on the G2 core.
8.3.2.1.1
Transfer Start In (core_ts_in)
Following are the state meaning and timing comments for core_ts_in.
State Meaning
Asserted—Indicates that another master has begun a bus transaction
and that the address bus and transfer attribute signals are valid for
snooping (see core_gbl_in).
Negated—Indicates that no bus transaction is occurring.
Timing Comments
Assertion—May occur during the assertion of core_abb_in.
Negation—Must occur one bus clock cycle after core_ts_in is
asserted.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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