參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊
文件頁數(shù)： 138/506頁
文件大?。?/td> 6720K
代理商： G2CORERM
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3-30
G2 PowerPC Core Reference Manual
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MOTOROLA
Instruction Set Summary
3.2.5
PowerPC VEA Instructions
The VEA describes the semantics of the memory model that can be assumed by software
processes, and includes descriptions of the cache model, cache-control instructions, address
aliasing, and other related issues.
3.2.5.1
Processor Control Instructions
The VEA defines the Move from Time Base (
mftb
) instruction for reading the contents of
the time base register. The
mftb
is a user-level instruction, as shown in Table 3-26.
Simplified mnemonics are provided for the
mftb
instruction so it can be coded with the
TBR name as part of the mnemonic rather than requiring it to be coded as an operand. The
mftb
instruction serves as both a basic and simplified mnemonic. Assemblers recognize an
mftb
mnemonic with two operands as the basic form, and an
mftb
mnemonic with one
operand as the simplified form. Simplified mnemonics are also provided for Move from
Time Base Upper (
mftbu
), a variant of the
mftb
instruction rather than of
mfspr
. The core
ignores the extended opcode differences between
mftb
and
mfspr
by ignoring bit 25 of
both instructions and treating them identically. Refer to Appendix F, “Simplified
Mnemonics,” in the
Programming Environments Manual
.
3.2.5.2
Memory Synchronization Instructions—VEA
Memory synchronization instructions control the order in which memory operations are
performed with respect to asynchronous events, and the order in which memory operations
are seen by other processors or memory access mechanisms. See Chapter 4, “Instruction
and Data Cache Operation,” for additional information about these instructions and about
related aspects of memory synchronization.
Implementation Notes
—The following describes how the core handles memory
synchronization in the VEA.
The Instruction Synchronize (
isync
) instruction causes the core to discard all
prefetched instructions, wait for any preceding instructions to complete, and then
branch to the next sequential instruction (having the effect of clearing the pipeline
behind the
isync
instruction).
The Enforce In-Order Execution of I/O (
eieio
) instruction is used to ensure memory
reordering of noncacheable memory access. Because the core does not reorder
noncacheable memory accesses, the
eieio
instruction is treated as a no-op.
Table 3-27 lists the VEA memory synchronization instructions for the G2 core.
Table 3-26. Move From Time Base Instruction
Name
Mnemonic
Operand Syntax
Move from Time Base
mftb
r
D
,
TBR
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
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參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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