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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 396/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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9-28
G2 PowerPC Core Reference Manual
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MOTOROLA
Data Bus Tenure
core terminates the transaction; that is, further assertions of core_ta and core_drtry are
ignored and core_dbb_out is negated; see Figure 9-12.
Figure 9-12. Read Burst with core_ta Wait States and core_drtry
Assertion of the core_tea signal causes a machine check exception (and possibly a
checkstop condition within the core). For more information, see Section 5.5.2, “Machine
Check Exception (0x00200).” Note also that the G2 core does not implement a synchronous
error capability for memory accesses. This means that the exception instruction pointer
does not point to the memory operation that caused the assertion of core_tea, but to the
instruction about to be executed (perhaps several instructions later). However, assertion of
core_tea does not invalidate data entering the GPR or the cache. Additionally, the
corresponding address of the access that caused core_tea to be asserted is not latched by the
G2 core. To recover, the exception handler must determine and remedy the cause of the
core_tea, or the G2 core must be reset; therefore, this function should only be used to flag
fatal system conditions to the processor (such as parity or uncorrectable ECC errors).
After the G2 core has committed to run a transaction, that transaction must eventually
complete. Address retry causes the transaction to be restarted; core_ta wait states and
core_drtry assertion for reads delay termination of individual data beats. Eventually,
however, the system must either terminate the transaction or assert the core_tea signal (and
vector the core into a machine check exception.) For this reason, care must be taken to
check for the end of physical memory and the location of certain system facilities to avoid
memory accesses that result in the generation of machine check exceptions.
Note that core_tea generates a machine check exception depending on MSR[ME]. Clearing
the machine check exception enable control bits leads to a true checkstop condition
(instruction execution halted and processor clock stopped).
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core_ts_in
qual_dbg
core_dbb_out
Data
core_ta_in
core_drtry
Bus Clock
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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