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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 181/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-33
Cache Locking
4.12.3 Performing Cache Locking
This section outlines the basic procedures for locking the data and instruction caches and
provides some example code for locking the caches. The procedures for the data cache are
described first, followed by the corresponding sections for locking the instruction cache.
The basic procedures for cache locking are:
Enabling the cache
Enabling address translation for example code
Table 4-10. HID0 Bits Used to Perform Cache Locking
Bits
Name
Description
16
ICE
Instruction cache enable. This bit must be set for instruction cache locking. See
Section 4.12.3.1.1, “Enabling the Data Cache.”
17
DCE
Data cache enable. This bit must be set for data cache locking. See
Section 4.12.3.1.1, “Enabling the Data Cache.”
18
ILOCK
Instruction cache lock. Set to lock the entire instruction cache. See
Section 4.12.3.2.5, “Entire Instruction Cache Locking.”
19
DLOCK
Data cache lock. Set to lock the entire data cache. See Section 4.12.3.1.6, “Entire
Data Cache Locking.”
20
ICFI
Instruction cache flash invalidate. Setting and then clearing this bit invalidates the
entire instruction cache. See Section 4.12.3.2.7, “Invalidating the Instruction Cache
(Even if Locked).”
21
DCFI
Data cache flash invalidate. Setting and then clearing this bit invalidates the entire
data cache. See Section 4.12.3.1.4, “Invalidating the Data Cache.”
Table 4-11. HID2 Bits Used to Perform Cache Way-Locking
Bits
Name
Description
16–18
IWLCK
Instruction cache way-lock. These bits are used to lock individual ways in the
instruction cache. See Section 4.12.3.2.6, “Instruction Cache Way-Locking.”
24–26
DWLCK
Data cache way-lock. These bits are used to lock individual ways in the data cache.
See Section 4.12.3.1.7, “Data Cache Way-Locking.”
Table 4-12. MSR Bits Used to Perform Cache Locking
Bits
Name
Description
16
EE
External interrupt enable. This bit must be cleared during instruction and data cache
loading. See Section 4.12.3.1.3, “Disabling Exceptions for Data Cache Locking.”
19
ME
Machine check enable. This bit must be cleared during instruction and data cache
loading. See Section 4.12.3.1.3, “Disabling Exceptions for Data Cache Locking.”
26
IR
Instruction address translation. This bit must be set to enable instruction address
translation by the MMU. See Section 4.12.3.1.2, “Address Translation for Data
Cache Locking.”
27
DR
Data address translation. This bit must be set to enable data address translation by
the MMU. See Section 4.12.3.1.2, “Address Translation for Data Cache Locking.”
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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