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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 154/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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4-6
G2 PowerPC Core Reference Manual
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MOTOROLA
Data Cache Organization and Control
Figure 4-2. Data Cache Organization
4.3.2
Data Cache Fill Operations
When the G2 core is configured with a 64-bit data bus, cache blocks are loaded in four beats
of 64 bits each. When the G2 core is configured with a 32-bit bus, cache block loads are
performed with eight beats of 32 bits each. The burst load is performed as
critical-double-word-first. The data cache is blocked to internal accesses until the load
completes. In the G2 core, the critical-double-word is simultaneously written to the cache
and forwarded to the requesting unit, thus minimizing stalls due to load delays.
4.3.3
Data Cache Control
The G2 core provides several means of data cache control through the use of the WIMG
bits in the page tables, control bits in the HID0 register, and user- and supervisor-level
cache control instructions. While memory page level cache control is provided by the
WIMG bits, the on-chip data cache can be invalidated, disabled, locked, or broadcast by the
control bits in the HID0 register described in this section. (Note that user- and
supervisor-level are referred to as problem and privileged state, respectively, in the
architecture specification.)
4.3.3.1
Data Cache Invalidation
While the data cache is automatically invalidated when the G2 core is powered up and
during a hard reset, assertion of the soft reset signal does not cause data cache invalidation.
Software may invalidate the contents of the data cache using the data cache flash invalidate
(DCFI) control bit in the HID0 register. Flash invalidation of the data cache is accomplished
by setting the DCFI bit (invalidates the cache) and subsequently clearing the DCFI bit
(enables normal operation) in two consecutive store operations. If DCFI is not cleared the
cache state will remain invalid.
Address Tag 1
Address Tag 2
Address Tag 3
Block 1
Block 2
Block 3
128 Sets
Address Tag 0
Block 0
8 Words/Block
State
State
State
Words 0–7
Words 0–7
Words 0–7
Words 0–7
State
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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