參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 380/506頁(yè)
文件大小： 6720K
代理商： G2CORERM
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9-12
G2 PowerPC Core Reference Manual
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MOTOROLA
Address Bus Tenure
on the bus (that is, core_ts_in can be asserted with, or on, a subsequent clock cycle after
core_abb_in is asserted; the core tracks this transaction correctly).
In Figure 9-5, the address transfer occurs during bus clock cycles 1 and 2 (arbitration occurs
in bus clock cycle 0 and the address transfer is terminated in bus clock 3). In this diagram,
the address bus termination input, core_aack, is asserted to the core on the bus clock
following assertion of core_ts_out (as shown by the dependency line). This is the minimum
duration of the address transfer for the core; the duration can be extended by delaying the
assertion of core_aack for one or more bus clocks.
Figure 9-5. Address Bus Transfer
9.3.2.1
Address Bus Parity
The core always generates 1 bit of correct odd-byte
parity for each of the 4 bytes of address
when a valid address is on the bus. The calculated values are placed on the
core_ap_out[0:3] outputs when the core is the address bus master. If the core is not the
master, and core_ts_in and core_gbl_in are asserted together (qualified condition for
snooping memory operations), the calculated values are compared with the core_ap_in[0:3]
inputs. If there is an error and address parity checking is enabled (HID0[EBA] is set), the
core_ape output is asserted. An address bus parity error causes a checkstop condition if
MSR[ME] is cleared. For more information about checkstop conditions, see Chapter 5,
“Exceptions.”
9.3.2.2
Address Transfer Attribute Signals
The transfer attribute signals include several encoded signals such as the transfer type (both
core_tt_in[0:4], core_tt_out[0:4]) signals, transfer burst (core_tbst_out) signal, transfer size
(core_tsize[0:2]) signals, and transfer code (core_tc[0:1]) signals. Section 8.3.4, “Address
0
1
2
3
4
qual_bg
core_ts_out
core_abb_out
ADDR+
core_aack
core_artry
Bus Clock
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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