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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 161/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-13
Memory Management/Cache Access Mode Bits—W, I, M, and G
respond to this global access if their data is modified by asserting core_artry_in, and
updating the memory location.
Because instruction memory does not have to be consistent with data memory, the G2 core
ignores the M attribute for instruction accesses.
4.6.4
Guarded Attribute (G)
When the guarded bit is set, the memory area (block or page) is designated as guarded,
meaning that the processor will perform out-of-order accesses to this area of memory, only
as follows:
Out-of-order load operations from guarded memory areas are performed only if the
corresponding data is resident in the cache.
The processor prefetches from guarded areas, but only when required, and only
within the memory boundary dictated by the cache block. That is, if an instruction
is certain to be required for execution by the program, it is fetched and the remaining
instructions in the block may be prefetched, even if the area is guarded.
This setting can be used to protect certain memory areas from read accesses made by the
processor that are not dictated directly by the program. If there are areas of memory that are
not fully populated (in other words, there are holes in the memory map within this area),
this setting can protect the system from undesired accesses caused by out-of-order load
operations or instruction prefetches that could lead to the generation of the machine check
exception. Also, the guarded bit can be used to prevent out-of-order load operations or
prefetches from occurring to certain peripheral devices that produce undesired results when
accessed in this way.
4.6.5
W, I, and M Bit Combinations
Table 4-1 summarizes the six combinations of the WIM bits.
Note that either a zero or one
setting for the G bit is allowed for each of these WIM bit combinations.
Table 4-1. Combinations of W, I, and M Bits
WIM Setting
Meaning
000
Data may be cached.
Loads or stores whose target hits in the cache use that entry in the cache.
Memory coherency is not enforced by hardware.
001
Data may be cached.
Loads or stores whose target hits in the cache use that entry in the cache.
Memory coherency is enforced by hardware.
010
Caching is inhibited.
The access is performed to external memory, completely bypassing the cache.
Memory coherency is not enforced by hardware.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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